JPH01290339A - 二重化システムバス切り替え方法 - Google Patents
二重化システムバス切り替え方法Info
- Publication number
- JPH01290339A JPH01290339A JP11909288A JP11909288A JPH01290339A JP H01290339 A JPH01290339 A JP H01290339A JP 11909288 A JP11909288 A JP 11909288A JP 11909288 A JP11909288 A JP 11909288A JP H01290339 A JPH01290339 A JP H01290339A
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- JP
- Japan
- Prior art keywords
- system bus
- switching
- basic clock
- bus
- standby
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、現用系バスと予備系バスにより二重化された
同期式システムバスに接続された処理装置を現用系バス
を介して動作する状態から予備系バスを介して動作する
状態へ切り替える二重化システムバス切り替え方法に関
するものである。
同期式システムバスに接続された処理装置を現用系バス
を介して動作する状態から予備系バスを介して動作する
状態へ切り替える二重化システムバス切り替え方法に関
するものである。
従来は、二重化されたシステムバスを切り替える際、以
下のような方式が用いられていた。
下のような方式が用いられていた。
■システムバスの基本クロックの停止等を行わず、ただ
単にシステムバスを切り替える方法。こノ場合、システ
ムバス切り替えの瞬間にシステムバス上で転送が行われ
ていたデータの欠落、誤り、更にはシステムバスの基本
クロックの位相ずれによるシステムバスインタフェース
回路の誤動作。
単にシステムバスを切り替える方法。こノ場合、システ
ムバス切り替えの瞬間にシステムバス上で転送が行われ
ていたデータの欠落、誤り、更にはシステムバスの基本
クロックの位相ずれによるシステムバスインタフェース
回路の誤動作。
スタック等の可能性が有った。
■システムバスに接続された複数の処理装置に対シ、タ
イムスロットを割り当てるシステムバス制御方式を用い
たシステムの場合、タイムスロット割り当て装置に、タ
イムスロット割り当て停止兼再開回路を設け、システム
バス切り替え時にタイムスロットの切れ目を検出してタ
イムスロット割り当てを停止する方式。
イムスロットを割り当てるシステムバス制御方式を用い
たシステムの場合、タイムスロット割り当て装置に、タ
イムスロット割り当て停止兼再開回路を設け、システム
バス切り替え時にタイムスロットの切れ目を検出してタ
イムスロット割り当てを停止する方式。
この場合、タイムスロット割り当て方式のシステムバス
を持つシステムにしか適用できないことと、タイムスロ
ットの切れ目まで待たないとシステムバスを切り替える
ことができず、任意の時点ではシステムバスの切り替え
が不可能であるという問題が育った。（「時分割共通バ
スの切替え方式」特願昭５９−１１９６６１号明細書参
照）〔発明が解決しようとする課題〕 本発明では、前述した従来の二重化システムバス切り替
え方式の欠点を克服することを課題とする。すなわち、
本発明は、タイムスロット割り当て方式以外の同期式シ
ステムバスへの適用、及び任意の時点でのシステムバス
切り替えが可能であり、システムバス切り替え時のデー
タの欠落、誤りおよびシステムバスインタフェース回路
の誤動作等を防止することのできる二重化システムバス
切り替え方法を提供することを目的とする。
を持つシステムにしか適用できないことと、タイムスロ
ットの切れ目まで待たないとシステムバスを切り替える
ことができず、任意の時点ではシステムバスの切り替え
が不可能であるという問題が育った。（「時分割共通バ
スの切替え方式」特願昭５９−１１９６６１号明細書参
照）〔発明が解決しようとする課題〕 本発明では、前述した従来の二重化システムバス切り替
え方式の欠点を克服することを課題とする。すなわち、
本発明は、タイムスロット割り当て方式以外の同期式シ
ステムバスへの適用、及び任意の時点でのシステムバス
切り替えが可能であり、システムバス切り替え時のデー
タの欠落、誤りおよびシステムバスインタフェース回路
の誤動作等を防止することのできる二重化システムバス
切り替え方法を提供することを目的とする。
本発明では、二重化されたシステムバスを切り替える直
前から直後までの期間、システムバスの基本クロックの
レベルをハイとローの何れか一方の特定レベルにホール
ドするために、システムバスの基本タロツクを特定レベ
ルにホールドする手段と、前記ホールドを解除する手段
を設けており、本発明はこのことを最も主要な特徴とす
る。
前から直後までの期間、システムバスの基本クロックの
レベルをハイとローの何れか一方の特定レベルにホール
ドするために、システムバスの基本タロツクを特定レベ
ルにホールドする手段と、前記ホールドを解除する手段
を設けており、本発明はこのことを最も主要な特徴とす
る。
システムバスの基本クロックを特定のレベルにホールド
する手段によってシステムバスインタフェース回路の動
作（システムバス上のデータ転送）を任意の時点で中断
し、前記ホールドを解除する手段によって中断していた
システムバスインタフェース回路の動作（システムバス
上のデータ転送）を任意の時点で再開することが可能と
なる。
する手段によってシステムバスインタフェース回路の動
作（システムバス上のデータ転送）を任意の時点で中断
し、前記ホールドを解除する手段によって中断していた
システムバスインタフェース回路の動作（システムバス
上のデータ転送）を任意の時点で再開することが可能と
なる。
従って、システムバス切り替え時に、まず、システムバ
スインタフェース回路の動作（システムバス上のデータ
転送）を中断してからシステムバスの切り替えを実行し
、切り替え後に中断していたシステムバスインタフェー
ス回路の動作を再開することによって、タイムスロット
割り当て方式以外の同期式システムバスへの適用、及び
任意の時点でのシステムバス切り替えが可能であり、シ
ステムバス切り替え時のデータの欠落、誤り及びシステ
ムバスインタフェース回路の誤動作等を防止する二重化
システムバス切り替え方式を実現することが可能となる
。
スインタフェース回路の動作（システムバス上のデータ
転送）を中断してからシステムバスの切り替えを実行し
、切り替え後に中断していたシステムバスインタフェー
ス回路の動作を再開することによって、タイムスロット
割り当て方式以外の同期式システムバスへの適用、及び
任意の時点でのシステムバス切り替えが可能であり、シ
ステムバス切り替え時のデータの欠落、誤り及びシステ
ムバスインタフェース回路の誤動作等を防止する二重化
システムバス切り替え方式を実現することが可能となる
。
〔実施例］
第１図は本発明の一実施例を説明するための、二重化シ
ステムバスを持つシステムの構成図である。
ステムバスを持つシステムの構成図である。
同図において、（１−Ａ）は現用系システムバス、（１
−Ｂ）は予備系システムバス、（２−Ａ）は現用系シス
テムバス制御部、（２−Ｂ）は予備系システムバス制御
部、（３−Ａ）は現用系システムバス制御部（２−Ａ）
のシステムバスインタフェース回路（現用系システムバ
ス（１−Ａ）に基本クロックを供給する回路を含む）、
（３−Ｂ）は予備系システムバス制御部（２−Ｂ）のシ
ステムバスインタフェース回路（予備系システムバス（
１−Ｂ）に基本クロックを供給する回路を含む）、４は
システムバス切り替え制御装置（ＥＭＡ回路を含む）、
（５−Ａ）〜（５−Ｎ）はシステムバス（１−Ａ）及び
（１−Ｂ）に接続された処理装置、（６−Ａ）〜（６−
Ｎ）は処理袋Ｗ（５−Ａ）〜（５−Ｎ）のシステムバス
インタフェース回路、７はシステムバス制御部（２−Ａ
）及び（２−Ｂ）に対するシステムバス切り替え制御信
号、８は各処理装置（５−Ａ）〜（５−Ｎ）に対するシ
ステムバス切り替え制御信号を示す。
−Ｂ）は予備系システムバス、（２−Ａ）は現用系シス
テムバス制御部、（２−Ｂ）は予備系システムバス制御
部、（３−Ａ）は現用系システムバス制御部（２−Ａ）
のシステムバスインタフェース回路（現用系システムバ
ス（１−Ａ）に基本クロックを供給する回路を含む）、
（３−Ｂ）は予備系システムバス制御部（２−Ｂ）のシ
ステムバスインタフェース回路（予備系システムバス（
１−Ｂ）に基本クロックを供給する回路を含む）、４は
システムバス切り替え制御装置（ＥＭＡ回路を含む）、
（５−Ａ）〜（５−Ｎ）はシステムバス（１−Ａ）及び
（１−Ｂ）に接続された処理装置、（６−Ａ）〜（６−
Ｎ）は処理袋Ｗ（５−Ａ）〜（５−Ｎ）のシステムバス
インタフェース回路、７はシステムバス制御部（２−Ａ
）及び（２−Ｂ）に対するシステムバス切り替え制御信
号、８は各処理装置（５−Ａ）〜（５−Ｎ）に対するシ
ステムバス切り替え制御信号を示す。
通常、システムバス、及びシステムバス制御部は現用系
である（ １−Ａ）、 （２−Ａ）が使用され、処理装
置（５−Ａ）〜（５−Ｎ）はシステムバス（１−Ａ）に
接続されている。すなわち、各処理装置のシステムバス
インタフェース回路（６−Ａ）〜（６−Ｎ）は現用系シ
ステムバス（１−Ａ）に接続されている。
である（ １−Ａ）、 （２−Ａ）が使用され、処理装
置（５−Ａ）〜（５−Ｎ）はシステムバス（１−Ａ）に
接続されている。すなわち、各処理装置のシステムバス
インタフェース回路（６−Ａ）〜（６−Ｎ）は現用系シ
ステムバス（１−Ａ）に接続されている。
また、各処理装置（５−Ａ）〜（５−Ｎ）のシステムバ
スインタフェース回路（６−Ａ）〜（６−Ｎ）には、シ
ステムバス（１−Ａ）を介してシステムハス制？Ｈ（Ｓ
（２−Ａ）のシステムバスインタフェース回路（３−
Ａ）から基本クロックが供給されており、全ての処理装
置はこの基本クロックに同期して動作を行っている。
スインタフェース回路（６−Ａ）〜（６−Ｎ）には、シ
ステムバス（１−Ａ）を介してシステムハス制？Ｈ（Ｓ
（２−Ａ）のシステムバスインタフェース回路（３−
Ａ）から基本クロックが供給されており、全ての処理装
置はこの基本クロックに同期して動作を行っている。
ここで、現用系システムバス（１−Ａ）またはシステム
バス制御部（２−Ａ）に障害が発生したら、システムバ
ス切り替え制御装置４が作動し、使用するシステムバス
及びシステムバス制御部を予備系の（１−Ｂ）及び（２
−Ｂ）に切り替え、処理装置（５−Ａ）〜（５−Ｎ）も
システムバス（１−Ｂ）に接続替えさせる。
バス制御部（２−Ａ）に障害が発生したら、システムバ
ス切り替え制御装置４が作動し、使用するシステムバス
及びシステムバス制御部を予備系の（１−Ｂ）及び（２
−Ｂ）に切り替え、処理装置（５−Ａ）〜（５−Ｎ）も
システムバス（１−Ｂ）に接続替えさせる。
具体的には、システムバス切り替え制御装置４がシステ
ムバス切り替え制御信号７及び８を発生し、システムバ
ス制御部のシステムバスインタフェース回路（３−Ａ）
、（３−Ｂ）及び処理装置のシステムバスインタフェー
ス回路（６−Ａ）〜（６−Ｎ）にシステムバス切り替え
指示を与える。
ムバス切り替え制御信号７及び８を発生し、システムバ
ス制御部のシステムバスインタフェース回路（３−Ａ）
、（３−Ｂ）及び処理装置のシステムバスインタフェー
ス回路（６−Ａ）〜（６−Ｎ）にシステムバス切り替え
指示を与える。
予備系から現用系への切り戻しも、同様な手順で行う。
第２図は本発明の実施例の動作を説明するための、シス
テムバス基本クロック及びシステムバス切り替え制御信
号のタイミングチャートである。
テムバス基本クロック及びシステムバス切り替え制御信
号のタイミングチャートである。
同図において、７は第１図のシステムバス制御部（２−
Ａ）及び（２−Ｂ）に対するシステムバス切り替え制御
信号、（１０−Ａ）は第１図のシステムバス制［５（２
−Ａ）のシステムバスインタフェース回１ｍ（３−Ａ）
がシステムバス（１−Ａ）に供給する基本クロック信号
、（１０−Ｂ）は第１図のシステムバス制御部（２−Ｂ
）のシステムバスインタフェース回路（３−Ｂ）がシス
テムバス（１−Ｂ）に供給する基本クロック信号、８は
第１図の各処理装置（５−Ａ）〜（５−Ｎ）に対するシ
ステムバス切り替え制御信号、１２はシステムバス切り
替え時に各処理装置（５−Ａ）〜（５−Ｎ）のシステム
バスインタフェース回路（６−Ａ）〜（６−Ｎ）が受け
る基本クロックを示す。
Ａ）及び（２−Ｂ）に対するシステムバス切り替え制御
信号、（１０−Ａ）は第１図のシステムバス制［５（２
−Ａ）のシステムバスインタフェース回１ｍ（３−Ａ）
がシステムバス（１−Ａ）に供給する基本クロック信号
、（１０−Ｂ）は第１図のシステムバス制御部（２−Ｂ
）のシステムバスインタフェース回路（３−Ｂ）がシス
テムバス（１−Ｂ）に供給する基本クロック信号、８は
第１図の各処理装置（５−Ａ）〜（５−Ｎ）に対するシ
ステムバス切り替え制御信号、１２はシステムバス切り
替え時に各処理装置（５−Ａ）〜（５−Ｎ）のシステム
バスインタフェース回路（６−Ａ）〜（６−Ｎ）が受け
る基本クロックを示す。
但し、システムバス切り替え信号７及び８は、低レベル
（Ｌ）の時に現用系システムバス（１−Ａ）が使用され
ていることを表し、高レベル（Ｈ）の時に現用系システ
ムバス（１・−Ｂ ）が使用されていることを表す。
（Ｌ）の時に現用系システムバス（１−Ａ）が使用され
ていることを表し、高レベル（Ｈ）の時に現用系システ
ムバス（１・−Ｂ ）が使用されていることを表す。
ここで、システムバスが現用系から予備系に切り替わる
時の動作を具体的に説明する。まず、現用系のシステム
バス（１−Ａ）またはシステムバス制御部（２−Ａ）に
障害が発生すると、システムバス切り替え制御装置４が
障害を検出し、システムバス制御部（２−Ａ）及び（２
−Ｂ）に対するシステムバス切り替え制御信号７をレベ
ルＬからレベルＨに反転させる。すると、システムバス
制御部（２−Ａ）及び（２−Ｂ）はシステムバス切り替
え信号７の反転を検出し、システムバスインタフェース
回路（３−Ａ）及び（３−Ｂ）は、それぞれ（１０−Ａ
）、 （１０−Ｂ）に示すようにシステムバス切り替え
信号７が反転した直後に基本クロックがＬになった時か
ら数クロックの間、基本クロックをＬの状態に固定し、
数クロック後に基本クロック発信を再開する。
時の動作を具体的に説明する。まず、現用系のシステム
バス（１−Ａ）またはシステムバス制御部（２−Ａ）に
障害が発生すると、システムバス切り替え制御装置４が
障害を検出し、システムバス制御部（２−Ａ）及び（２
−Ｂ）に対するシステムバス切り替え制御信号７をレベ
ルＬからレベルＨに反転させる。すると、システムバス
制御部（２−Ａ）及び（２−Ｂ）はシステムバス切り替
え信号７の反転を検出し、システムバスインタフェース
回路（３−Ａ）及び（３−Ｂ）は、それぞれ（１０−Ａ
）、 （１０−Ｂ）に示すようにシステムバス切り替え
信号７が反転した直後に基本クロックがＬになった時か
ら数クロックの間、基本クロックをＬの状態に固定し、
数クロック後に基本クロック発信を再開する。
また、システムバス切り替え制御装置４は、各処理装置
（５−Ａ）〜（５−Ｎ）に対する切り替え制御信号８を
、システムバス制御部（２−Ａ）及び（２−Ｂ）に対す
る制御信号７より少々遅延させることにより、各処理装
置（５−Ａ）〜（５−Ｎ）のシステムバス接続替えが基
本クロック固定中に行われるように制御を行う。
（５−Ａ）〜（５−Ｎ）に対する切り替え制御信号８を
、システムバス制御部（２−Ａ）及び（２−Ｂ）に対す
る制御信号７より少々遅延させることにより、各処理装
置（５−Ａ）〜（５−Ｎ）のシステムバス接続替えが基
本クロック固定中に行われるように制御を行う。
この制御を行うことにより、各処理装置のシステムバス
インタフェース回路（６−Ａ）〜（６−Ｎ）が受は取る
基本クロックの波形は１２のようになる。各処理装置の
システムバスインタフェース回路（６−Ａ）〜（６−Ｎ
）は基本クロックがＬに固定されている間、動作を停止
しており、システムバス切り替えが行われる瞬間はデー
タ転送が行われていない。
インタフェース回路（６−Ａ）〜（６−Ｎ）が受は取る
基本クロックの波形は１２のようになる。各処理装置の
システムバスインタフェース回路（６−Ａ）〜（６−Ｎ
）は基本クロックがＬに固定されている間、動作を停止
しており、システムバス切り替えが行われる瞬間はデー
タ転送が行われていない。
以上説明した様に、本発明によれば、システムバスの基
本クロックを特定レベルに固定してからシステムバスを
切り替え、切り替えが終了してからシステムバスの基本
タロツクを再開することにより、システムバスの切り替
えを任意の時点で行うことが可能となり、また、システ
ムバス切り替えの瞬間、すなわちシステムバスの基本ク
ロックが切り替わる瞬間、現用系と予備系のクロックの
位相がずれていても、短クロックパルスが発生すること
が無いため、システムバスインタフェース回路が誤動作
及びスタックする恐れが無い。更に、システムバス切り
替えの瞬間は各処理装置のシステムバスインタフェース
回路が停止しているので、データ転送中のデータの欠落
、誤りが発生する恐れが無い。
本クロックを特定レベルに固定してからシステムバスを
切り替え、切り替えが終了してからシステムバスの基本
タロツクを再開することにより、システムバスの切り替
えを任意の時点で行うことが可能となり、また、システ
ムバス切り替えの瞬間、すなわちシステムバスの基本ク
ロックが切り替わる瞬間、現用系と予備系のクロックの
位相がずれていても、短クロックパルスが発生すること
が無いため、システムバスインタフェース回路が誤動作
及びスタックする恐れが無い。更に、システムバス切り
替えの瞬間は各処理装置のシステムバスインタフェース
回路が停止しているので、データ転送中のデータの欠落
、誤りが発生する恐れが無い。
第１図は本発明の一実施例を説明するための、二重化シ
ステムバスを持つシステムの構成図、第２図は本発明の
一実施例の動作を説明するための、システム基本クロッ
ク及びシステムバス切り替え制御信号のタイミングチャ
ート、である。 符号の説明 （１−Ａ）・・・現用系システムバス、（１−Ｂ）・・
・予備系システムバス、（２−Ａ）・・・現用系制御部
、（２−Ｂ）・・・予備系制御部、（３−Ａ）、（３−
Ｂ）・・・インタフェース回路、４・・・切り替え制御
装置、（５−Ａ）〜（５−Ｎ）・・・処理装置、（６−
Ａ）〜（６−Ｎ）・・・インタフェース回路代理人 弁
理士 並 木 昭 夫 代理人 弁理士 松 崎 清
ステムバスを持つシステムの構成図、第２図は本発明の
一実施例の動作を説明するための、システム基本クロッ
ク及びシステムバス切り替え制御信号のタイミングチャ
ート、である。 符号の説明 （１−Ａ）・・・現用系システムバス、（１−Ｂ）・・
・予備系システムバス、（２−Ａ）・・・現用系制御部
、（２−Ｂ）・・・予備系制御部、（３−Ａ）、（３−
Ｂ）・・・インタフェース回路、４・・・切り替え制御
装置、（５−Ａ）〜（５−Ｎ）・・・処理装置、（６−
Ａ）〜（６−Ｎ）・・・インタフェース回路代理人 弁
理士 並 木 昭 夫 代理人 弁理士 松 崎 清
Claims (1)
- 【特許請求の範囲】 １）現用系バスと予備系バスにより二重化された同期式
システムバスに接続された処理装置を現用系バスを介し
て動作する状態から予備系バスを介して動作する状態へ
切り替える二重化システムバス切り替え方法において、 切り替えの指示があると、前記処理装置へ二重化システ
ムバスを介して送出されている現用系および予備系の各
基本クロックのレベルをハイとローの何れか一方のレベ
ルに一旦固定する段階と、その固定している期間に前記
処理装置における基本クロックの受信態勢を現用系から
予備系へ切り替える段階と、その後、固定していた前記
基本クロックのレベルを固定解除して前記処理装置に予
備系の基本クロックを受信させる段階と、を含むことを
特徴とする二重化システムバス切り替え方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11909288A JPH01290339A (ja) | 1988-05-18 | 1988-05-18 | 二重化システムバス切り替え方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11909288A JPH01290339A (ja) | 1988-05-18 | 1988-05-18 | 二重化システムバス切り替え方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01290339A true JPH01290339A (ja) | 1989-11-22 |
Family
ID=14752701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11909288A Pending JPH01290339A (ja) | 1988-05-18 | 1988-05-18 | 二重化システムバス切り替え方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01290339A (ja) |
-
1988
- 1988-05-18 JP JP11909288A patent/JPH01290339A/ja active Pending
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