JPH0128994B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、標準被写体の表面に対応する画像情
報より成る標準パターンと、標準被写体と同種の
被検査被写体の表面に対応する画像情報より成る
被検査パターンとを照合して被検査被写体の良否
の判別等を行うパターンマツチング装置に関する
ものである。 従来のこの種装置においては、標準被写体及び
被検査被写体の各表面からの反射光又は透過光に
対応する画像情報（カメラセンサ等の出力信号）
が、種々に原因によつて標準パターンと被検査パ
ターンの間で位置ずれ、又は階調（濃淡）の変動
等を伴うことが多く、単純な照合を行つたのでは
目的を達し得ない場合が多い。又、標準パターン
と被検査パターンとの照合処理（パターンマツチ
ング）は処理シーケンスが複雑なため一般にはソ
フトウエア処理によることが多く、その結果照合
処理に膨大な時間を要する欠点を免れることが出
来ない。 本発明は比較的簡単な構成で、照合処理速度が
速く（従来のソフトウエア処理に較べて100なし
1000倍以上）、パターンの位置ずれを生じている
場合でも正確な照合処理が可能で、又、２階調パ
ターンに限ることなく多階調パターンの照合或は
階調の変動を伴うパターンの照合等が可能なると
共に、文字、かい画、写真又は任意物体の表面模
様等、任意の被写体から得られたパターンの照合
が可能なパターンマツチング装置を実現すること
を目的とする。 第１図は、本発明の一実施例を示すブロツク線
図で、１は被写体、２は光源、３はセンサで、例
えばテレビジヨンカメラ等の光電形センサより成
る。図には被写体１の表面からの反射光をセンサ
３に受光せしめるように構成した場合を例示した
が、被写体によつてはその透過光をセンサ３に受
光せしめるように構成してもよい。４はアナロ
グ・デイジタル変換器、５は回路切換器、６及び
７はメモリ、８はクロツクパルス発振器、９はク
ロツクタイミング制御回路、１０はデイジタル形
引算器、１１はデイジタル形比較器、１２はしき
い値設定回路、１３はメモリ、１は指示又は記録
計である。 テレビジヨンカメラ等より成るセンサ３により
撮像された画像は順次画像の明暗に応じた電気信
号に変換され、アナログ・デイジタル変換器４に
おいて画像の濃淡に応じたデイジタル信号に変換
される。被写体１が標準被写体である場合には、
アナログ・デイジタル変換器４の変換出力信号は
回路切換器５を介してメモリ６に順次導入され、
例えば第２図に示すようにＸ軸方向の位置情報
０、１、２、３……（一般的にＭで表わす）及び
Ｙ軸方向の位置情報０、１、２、３、……（一般
的にＮで表わす）をアドレスラインデータとし、
各アドレスにおける画像の明暗に対応する階調情
報（図の「１」ないし「５」がメモリのデータ値
として記憶される。第３図は、第２図に示した標
準パターンの立体模写図で、Ｚ軸方向の座標はＸ
軸及びＹ軸方向の座標で定まる各点における階調
情報の大きさである。第２図及び第３図から明ら
かなようにメモリ６に記憶される標準パターン
は、Ｘ、Ｙ及びＺ軸方向の座標Ｍ、Ｎ及びＩで定
まる三次元情報より成る。 被写体１を標準被写体と同種の被検査被写体と
置換えた場合にはアナログ・デイジタル変換器４
の変換出力信号は回路切換器５を介して順次メモ
リ７に導入され、例えば第４図及び第５図（第４
図の立体模写図）に示すようなＸ、Ｙ及びＺ軸方
向の座標ｍ、ｎ及びｉで定まる三次元情報より成
る被検査パターンが記憶される。尚、被検査被写
体から得られる被検査データは標準データとの間
にＸ及びＹ軸方向に相対的な位置ずれを生ずるの
が一搬で、又、センサ３等の光学系における環境
の変動等の影響によつて階調情報のばらつきを伴
う場合が多いので、後述する標準パターンと被検
査パターンとの照合に際して前記位置ずれ及び階
調情報のばらつきの影響を除くために標準パター
ンと被検査パターンとの照合範囲を少しずつずら
せて照合を行い得るようにｍ＞Ｍならしめると共
にｎ＞Ｎならしめてある。階調情報ｉとＩとの間
には一般に、１＞Ｉ又は１Ｉなる場合があり得
る。 クロツクパルス発振器８の出力パルスを制御回
路９を介してメモリ６及び７に読出指令信号とし
て加え、メモリ６に記憶された標準パターンにお
けるアドレス座標（０、０）の階調データ「５」
を読出して引算器１０に導入すると共にメモリ７
に記憶された被検査パターンのアドレス座標
（０、０）における階調データ「６」を引算器１
０に加えて両データの差の絶対値を求め、これを
比較器１１に導入して設定回路１２により与えら
れるしきい値と比較し、両データの差の絶対値が
しきい値より小であるか、しきい値に等しい場合
にはYESに対応する信号として比較器１１から
例えば「１」を送出せしめ、両データの差の絶対
値がしきい値より大なる場合にはNOに対応する
信号として比較器１１から例えば「０」を送出せ
しめる。今、しきい値を「０」と設定すれば、こ
の場合比較器１１からの出力は「０」となり、メ
モリ１３のアドレス座標（０、０）に記憶され
る。次にメモリ６に記憶された標準パターンのア
ドレス座標（１、０）におけるデータ「４」を読
出すと共にメモリ７に記憶された被検査パターン
のアドレス座標（１、０）におけるデータ「５」
を読出し、前回と同様の演算処理を行い比較器１
１の出力「０」をメモリ１３のアドレス座標
（１、０）に記憶せしめる。以下同様にして標準
及び被検査パターンの各アドレス座標（２、０）
におけるデータを読出し、次でアドレス座漂
（３、０）におけるデータを読出して上記と同様
の演算を行わせると、メモリ１３のアドレス座標
（２、０）及び（３、０）には比較結果NOに対
応する「０」がそれぞれ記憶される。続いて標準
及び被検査パターンにおける各アドレス座標
（０、１）ないし（３、１）、（０、２）ないし
（３、２）、（０、３）ないし（３、３）の各デー
タを順次読出して照合演算処理を行わせると、メ
モリ１３アドレス座標（０、１）ないし（３、
３）にはすべて「０」が記憶せしめられる。 第６図に第１回と記載した図は、上記１連の照
合範囲を示すもので、制御回路９からの読出指令
信号によりメモリ１３の記憶情報を読出して指示
又は記録計１４に指示又は記録せしめると、メモ
リ１３の記憶情報は前記のように比較結果NOに
対応する「０」のみであるから被検査パターンの
中、第６図に第１回と記載した図面の照合範囲は
標準パターンと全く合致しないことが示される。 前回、即ち第１回の照合演算処理後、題２回の
照合においては、標準パターンからのデータの読
出しは第１回と全く同様の順序で行い、被検査パ
ターンからのデータの読出しは第６図に第２回と
記載した図面に示すように、アドレス座標（１、
０）ないし（４、０）、（１、１）ないし（４、
１）、（１、２）ないし（４、２）、（１、３）ない
し（４、３）の順序で行つて演算処理を行うと、
被検査パターンのアドレス座標（１、０）の照合
の際に比較器１１からYESに対応する信号「１」
が送出され、他の照合結果はすべてNOとなり、
メモリ１３に照合結果が記憶される。 第３回の照合は第６図に第３回と記載した図に
示すように被検査パターンアドレス座標（２、
０）から行い、アドレス座標（２、０）、（２、
３）及び（４、３）の照合の際に比較器１１から
YESに対応する「１」信号が送出され、他はす
べてNOに対応する「０」信号が送出される。 以下同様に第４回及び第５回の照合を行い、第
６回は第６図に示すようにアドレス座標（０、
１）から（３、４）の範囲の照合を行い、以下第
６図示のように照合回路を重ねて第25回の照合を
を終ると被検査パターンの全範囲の照合を行つた
こととなるが、特に第13回の照合、即ちアドレス
座標（２、２）ないし（５、５）の範囲の照合に
おいては、照合範位内の各アドレス座標の階調デ
ータのすべてが、各対応する標準パターンの各ア
ドレス座標の階調データと一致するから被検査パ
ターンの中、この照合範囲は標準パターンに完全
に合致することが分る。 以上は被検査パターンにおけるアドレス座標を
１ずつずらせて照合を行う場合について説明した
が、アドレス座標を例えば２又は３のように任意
複数座標ずつずらせて照合を行い、合致度の高い
照合範囲、即ち標準及び被検査パターンの各対応
するアドレス座標における階調データの差の絶対
値がしきい値より小又はしきい値に等しい階調デ
ータの数が比較的多い照合範囲の前後を微細に、
即ちアドレス座標を１ずつずらせて照合を行うこ
とにより標準パターンと完全に合致する範囲又は
合致度の極めて高い範囲を比較的速かに見出すこ
とが出来る。 第７図は、更に高速を以て照合可能な本発明の
実施例を示すブロツク線図で、１０₁ないし１０₄
は引算器、１１₁ないし１１₄は比較器、１５及び
１６はシフトレジスタ、１７はビツト数計数回
路、１８は１ラインバツフアメモリ、１９はメモ
リで、他の符号は第１図と同様である。 この実施例においては、センサ３によつて撮像
した標準被写体の画像信号をアナログ・デイジタ
ル変換器４及び回路切換器５を介してメモリ６に
導入し、例えば第２図示のような標準パターンを
記憶せしめる。次に被写体１を標準被写体と同種
の被検査被写体に置換えると共に回路切換器５を
切換え、センサ３により撮像されアナログ・デイ
ジタル変換器４及び回路切換器５を介してシフト
レジスタ１６に導入される被検査パターンが例え
ば第４図示のような場合には、まずアドレス座標
（０、０）、（１、０）（２、０）及び（３、０）の
各階調データをシフトレジスタ１６に順次導入記
憶せしめると共にこれと同期してメモリ６に記憶
されている標準パターンのアドレス座標（０、
０）、（１、０）、（２、０）及び（３、０）の各階
調データ、即ち標準パターンにおける第１行の各
階調データを順次シフトレジスタ１５に導入記憶
せしめ、シフトレジスタ１５及び１６の相対応す
る各桁のデータを引算器１０₁ないし１０₄に導入
し、各引算器において両データの差の絶対値を求
める。即ち引算器１０₁においては標準及び被検
査パターンのアドレス座標（０、０）の階調デー
タ「５」と「６」の差の絶対値を求め、引算器１
０₂においてはアドレス座標（１、０）の階調デ
ータ「４」と「５」、１０₃においてはアドレス座
標（２、０）の階調データ「４」と「５」、１０₄
においてはアドレス座標（３、０）の階調データ
「４」と「５」のそれぞれの差の絶対値を求め、
これらの絶対値を比較器１１₁ないし１１₄に加
え、設定回路１２により与えられるしきい値、例
えば「０」と比較し、データの差の絶対値がしき
い値より小か、しきい値に等しい場合は比較器か
らYESに対応する信号「１」を送出し、データ
の差の絶対値がしきい値より大なる場合にはNO
に対応する信号「０」を送出する。この場合には
比較器１１₁ないし１１₄出力信号はすべて「０」
で、ビツト数計数回路１７の入力はなく、メモリ
１８のアドレス（０）には「０」が記憶される。 次にシフトレジスタ１５の各桁の記憶データを
そのまま保持し、被検査パターン（第４図）のア
ドレス座標（４、０）の階調データをシフトレジ
スタ１６に導入して各桁の記憶データを１桁ずつ
シフトせしめると、引算器１０₁の出力は「０」
で、他の引算器１０₂ないし１０₄の出力は「１」
となるから比較器１１₁の出力はYESに対応する
信号「１」となり、他の比較器１１₂ないし１１₄
の出力はすべてNOに対応する信号「０」とな
る。したがつてビツト数計数回路１７への入力ビ
ツト数は１個で、メモリ１８のアドレス(1)には
「１」が記憶される。 被検査パターンのアドレス（５、０）の階調デ
ータをシフトレジスタ１６に導入すると、引算器
１０₁の出力のみ「０」となり、比較器１１₁の出
力のみ「１」となるからメモリ１８のアドレス(2)
に「１」が記憶される。被検査パターンのアドレ
ス（６、０）の階調データがシフトレジスタ１６
に導入されると、引算器１０₁及び１０₄の各出力
が「０」、比較器１１₁及び１１₄の各出力が「１」
となりビツト数計数回路１７の入力ビツト数が２
となるからメモリ１８のアドレス(3)に「２」が記
憶される。被検査パターンのアドレス（７、０）
の階調データをシフトレジスタ１６に導入すると
引算器１０₁，１０₃及び１０₄の各出力が「０」、
比較器１１₁，１１₃及び１１₄の各出力が「１」
となり、メモリ１８のアドレス(4)に「３」が記憶
される。 以上で被検査パターンの第１行の照合を終るか
らメモリ１８の記憶データはこれをそのまま保持
し、シフトレジスタ１５及び１６をセツトした
後、シフトレジスタ１５に標準パターン第２行の
階調データを順次導入記憶せしめ、被検査パター
ンの第２行におけるアドレス（０、１）ないし
（３、１）の階調データをシフトレジスタ１６に
順次導入記憶せしめると、比較器１１₁ないし１
１₄の出力がすべて「０」となるからビツト数計
数回路１７の出力もまた「０」となり、この
「０」はメモリ１８のアドレス（０）に導入され、
被検査パターンの第１行の照合時にメモリ１８の
アドレス（０）に記憶せしめたデータに加算せし
められる。被検査パターンの第２行におけるアド
レス（４、１）ないし（７、１）の各階調データ
を順次シフトレジスタ１６に導入した場合、何れ
もビツト数計数回路１７の出力は「０」で、メモ
リ１８のアドレス(1)ないし(4)には何れも「０」が
導入加算される。シフトレジスタ１５及び１６を
リセツトした後、シフトレジスタ１５に標準パタ
ーンの第３行の階調データを導入し、シフトレジ
スタ１６に被検査パターンの第３行の階調データ
を順次導入して照合を行つた場合にもメモリ１８
の各アドレスに加算されるデータはすべて「０」
となる。シフトレジスタ１５の階調データを標準
パターンの第４行の階調データで置換え、シフト
レジスタ１６をリセツトした後被検査パターンの
第４行の階調データを順次導入して照合を行う
と、メモリ１８のアドレス（０）及び(1)に加算さ
れるデータは「０」、アドレス(2)に加算されるデ
ータは「２」、アドレス(3)に加算されるデータは
「４」、アドレス(4)に加算されるデータは「２」と
なる。 上記のように標準及び被検査パータンの第１行
ないし第４行の照合を行うと、前実施例において
第６図の第１回から第５回までの照合を行つたと
同様の結果となるからメモリ１８の加算記憶デー
タ即ちアドレス（０）における「０」、アドレス
(1)における「１」、アドレス(2)における「３」、ア
ドレス(3)における「６」、アドレス(4)における
「５」をそのままメモリ１９に移して記憶せしめ
るか、最大データ「６」をアドレス(3)と共にメモ
リ１９に移して記憶せしめた後、メモリ１８、シ
フトレジスタ１５及び１６をリセツトし、標準パ
ターンの第１行の階調データをシフトレジスタ１
５に導入すると共に被検査バターンの第２行の階
調データをシフトレジスタ１６に順次導入する
と、メモリ１８のアドレス（０）ないし(4)にはデ
ータ「１」、「１」、「１」、「２」及び「３」が記憶
される。シフトレジスタ１５の記憶データを標準
パターンの第２行の階調データで置換え、シフト
レジスタ１６に被検査パターンの第３行の階調デ
ータを順次導入した場合には、メモリ１８の各ア
ドレスに加算されるデータはすべて「０」とな
る。標準パターンの第３行の階調データと被検査
パターンの第４行の階調データの照合結果メモリ
１８のアドレス（０）ないし(4)に加算されるデー
タは「１」、「２」、「２」、「２」、「１」となる。
標
準パターンの第４行と被検査パターンの第５行の
照合結果メモリ１８のアドレス（０）ないし(4)に
加算されるデータは「０」、「１」、「２」、「２」、
「３」となる。 上記第２回の一連の照合、即ち被検査パターン
の第２行ないし第５行の照合を行うと、前実施例
において第６図の第６回から第10回までの照合を
行つたと同様の結果となるからメモリ１８の加算
記憶データ「２」、「４」、「５」、「６」、「７」を
メ
モリ１９に移して記憶せしめるか、最大データ
「７」をアドレスと共に記憶せしめる。尚、この
場合第１回の照合加算データと第２回の照合加算
データとをメモリ１９内で区別して記憶せしめる
か、第１回と第２回の照合により得られた各最大
データの中、大なるデータのみを残すようにして
もよい。 以下同様にシフトレジスタ１５に標準パターン
の階調データを、シフトレジスタ１６に被検査パ
ターンの階調データをそれぞれ導入して標準パタ
ーンの第１行と被検査パターンの第３行、標準パ
ターンの第２行ないし第４行と被検査パターンの
第４行ないし第６行の照合結果メモリ１８の各ア
ドレスにおける加算データは「４」、「６」、「16」、
「７」、「６」となり、この第３回の一連の照合は
前実施例において第６図の第11回ないし第15回の
照合を行つたと同様の結果となる。 以下全く同様にして被検査パターンの第４行な
いし第７行の照合を行うと第６図の第16回ないし
第20回の照合に相当し、被検査パターンの第５行
ないし第８行の照合は第６図の第21回ないし第25
回の照合に相当する。 上記５回の照合によつて被検査パターンの全範
囲の照合が終り、メモリ１９に各回の加算データ
をすべて記憶せしめていた場合には、メモリ１９
の記憶内容は次表の通りになる。

【表】 上表においてＸ軸方向及びＹ軸方向の各アドレ
スは被検査パターンのＸ軸方向及びＹ軸方向のア
ドレスに対応し、アドレス（０、０）のデータ
「０」は、被検査パターンにおけるアドレス（０、
０）を起点として照合を行つた結果、即ち第６図
における第１回の照合結果と同じで、この照合範
囲には標準パターンにおける対応アドレスの階調
データと合致する階調データが全く含まれて居ら
ず合致度は零である。アドレス（２、２）におけ
るデータ「16」は第６図における第13回の照合の
場合と同じで、被検査パターンのアドレス（２、
２）ないし（５、５）の範囲における各階調デー
タが、各対応する標準パターンの各階調データと
すべて合致していることを示し、合致度は100％
である。一般に上表の各アドレスにおけるデータ
は、このアドレスを起点とする照合範囲の標準パ
ターンに対する合致度を表わすこととなる。 本発明が第７図に示した実施例について実験を
行つた結果、被検査パターンが標準パターンに合
致する近傍においては合致度データ（上表のデー
タ）にピークが表れ、位置ずれを生じている被検
査パターンの場合にも正確にアドレス（上表のア
ドレス）を検出することが出来た。 以上は標準パターンにおけるＸ軸方向の座標が
４個で、第７図示のようにシフトレジスタ１５及
び１６の各桁数を４桁に選ぶと共に引算器１０₁
ないし１０₄及び比較器１１₁ないし１１₄の各個
数を４個に選んだ場合を例示したが、一般にＸ軸
方向の座標がＭ個の場合にはシフトレジスタ１５
及び１６の各桁数をＭ桁に選ぶと共に引算器及び
比較器を各Ｍ個に選ぶこと勿論である。標準パー
ンを構成する全アドレスの各階調データと、被検
査パターンにおける対応アドレスの各階調データ
とを同時並列に照合すれば照合速度を最も速くす
ることが出来るが、シフトレジスタの桁数、引算
器及び比較器の個数としてＭ×Ｎ桁及びＭ×Ｎ個
を必要とするため回路構成が複雑大形となり実用
的でない。本実施例においてはＭ×Ｎ個のアドレ
スにおける階調データより成る標準パターンに対
してＭ桁のシフトレジスタを用いると共に引算器
及び比較器の各個数もＭ個で足りるから回路構成
が比較的簡潔小形で、照合速度も前実施例のよう
に１対１の照合の場合のＭ倍となし得る。 メモリのアクセス時間は比較的長時間となるの
が一般であるが、本実施例においてはシフトレジ
スタを併用することによつて書込み読出しを効率
的に行うことが出来るから演算のサイクルタイム
をメモリのアクセスタイムと同等ならしめて演算
処理を高速を以て行い得るからこの点からも照合
を高速ならしめ得る。 従来のソフトウエア方式による照合処理におい
ては１個ずつのデータをアキユムレータに取込ん
で比較するため複数個のデータについて同時並列
に演算処理を行うことが不可能なことに較べると
本実施例において処理時間を1/M以下に短縮可能
であるという利点を有する。 又、従来のソフトウエア方式による照合の場合
には１データ毎にインストラクシヨンフエツチ及
びメモリアクセスを繰返すためインストラクシヨ
ンサイクルがメモリのサイクルタイムの数倍ない
し数10倍となるに対して、本実施例においては標
準及び被検査パターンにおけるデータが２次元的
に周期的に配列されることを利用してアドレスシ
ーケンスを作成し得るためサイクルタイムを極め
て短縮して、従来のソフトウエア方式による処理
速度に比し1000倍以上の速度を以て照合処理を行
うことが出来る。 以上の説明から明らかなように、本発明は被検
査パターン内に標準パターンと同一のハターンを
有する範囲が存在する場合には、その存在個所の
検出、即ち位置座標の検出が可能で、又、標準パ
ターンと被検査パターンとの類似度、即ち被検査
パターンの良否の判定を行い得るから、量産物品
の良否を迅速に検査する場合等に好適である。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロツク線
図、第２図ないし第６図は、その作動説明のため
の図、第７図は、本発明の他の実施例を示すブロ
ツク線図で、１：被写体、２：光源、３：セン
サ、４：アナログ・デイジタル変換器、５：回路
切換器、６，７，１３，１８及び１９：メモリ、
８：クロツクパルス発振器、９：クロツクタイミ
ング制御回路、１０及ぴ１０₁ないし１０₄：引算
器、１１及び１１₁ないし１１₄：比較器、１２：
しきい値設定回路、１４：指示又は記録計、１５
及び１６：シフトレジスタ、１７：ビツト数計数
回路である。

Claims (1)

1. 【特許請求の範囲】 １ 被写体の撮像画像を走査してアナログ電気信
   号に変換する光電センサと、この光電センサの出
   力信号を多階調のデイジタル信号に変換するアナ
   ログ・デイジタル変換器と、前記被写体が標準被
   写体の場合における前記アナログ・デイジタル変
   換器の出力を二次元配列の標準パターンとして記
   憶する第１のメモリと、前記被写体が前記標準被
   写体と同種の被検査被写体の場合における前記ア
   ナログ・デイジタル変換器の出力を二次元配列の
   被検査パターンとして記憶する第２のメモリと、
   前記第１及び第２のメモリから順次読出された階
   調データの差の絶対値を求める引算器と、この引
   算器の引算結果をしきい値と比較する比較器と、
   この比較器の比較結果を記憶する第３のメモリ
   と、前記第１のメモリに記憶された標準パターン
   における全階調データの順次読出しを繰返すと共
   に、この読出しと同期して前記第２のメモリに記
   憶された被検査パターンの中、前記標準パターン
   の全範囲に対応するアドレスの階調データを順次
   読出し、前記標準パターンにおける階調データの
   読出しが一巡する毎に前記被検査パターンにおけ
   る階調データの読出範囲を順次ずらせるように制
   御する読出指令信号を送出する制御回路とより成
   ることを特徴とするパターンマツチング装置。 ２ 被写体の撮像画像を走査してアナログ電気信
   号に変換する光電センサと、この光電センサ出力
   信号を多階調のデイジタル信号に変換するアナロ
   グ・デイジタル変換器と、前記被写体が標準被写
   体である場合における前記アナログ・デイジタル
   変換器の出力を二次元配列の標準パターンとして
   記憶する第１のメモリと、この第１のメモリから
   順次読出された階調データの導入される第１のシ
   フトレジスタと、前記被写体が前記標準被写体と
   同種の被検査被写体の場合における前記アナロ
   グ・デイジタル変換器の出力が導入される第２の
   シフトレジスタと、前記第１及び第２のシフトレ
   ジスタの対応する各桁から読出された階調データ
   の差の絶対値を各別に求める複数個の引算器と、
   前記複数個の引算器と各引算結果を共通のしきい
   値と各別に比較する複数個の比較器と、前記複数
   個の比較器の出力信号の導入されるビツト数計数
   回路と、このビツト数計数回路の出力の導入され
   る第２のメモリとより成ることを特徴とするパタ
   ーンマツチング装置。