JPH01287758A - 拡張スロット制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に係り、特にレジスタの設定値
によりメモリマツプを決定する際の誤動作防止に好適な
拡張スロット制御方式に関する。

〔従来の技術〕

情報処理装置には、拡張スロットを用いて、メモリの増
設を行う機能を有するものがある。また、その方法とし
て拡張スロットに装着するメモリ自体が、ＣＰＵのアド
レス情報から自分がアクティブになる領域を認識するの
ではなく、スロットごとに与えるセレクト信号によって
アクティブにする方法がある。このような場合は、情報
処理装置がアドレス情報を解析して、各拡張スロットを
アクティブにするアドレス領域を割当てる必要がある。

このような制御の一例として、拡張スロット上のメモリ
の種類や実装の有無等（以下、メモリ構成情報と称する
）を設定するレジスタを持ち、その設定値に応じて拡張
スロットにアドレス領域を割当てる方式がある。本方式
の一例を第２図を用いて説明する。

第２図はレジスタの設定値に従い、拡張スロットごとの
アドレス領域を割当てる方式を示すブロック図である。

同図において、１はＣＰＵ、　２はデータバス、３はア
ドレスバス、４はデータバス２とアドレスバス５の他に
ＣＰＵ１のステータス信号等を含む信号で、以下単にバ
スと称する。５はメモリ構成情報を設定するレジスタ、
６はレジスタ５を読み出すための３ステートバツフアで
ある。７，８゜９．１０は拡張スロット、１１はスロッ
ト選択回路であり、各スロットごとの選択信号１２，１
３，１４．１５を出力する。

以下、本回路の動作を説明する。レジスタ５はＣＰＵ　
１からプログラムによりて設定され、各拡張スロッ）　
７，８，９．１０に対応して２ピツ）−ｆつ計８ビット
のデータを持つ。各２ビツトの値が共に”Ｏ′ならば、
対応する拡張スロットにメモリは実装されていないこと
を示す、、また、”１″ならば２ＭＢ、“２“ならば４
ＭＥＳ＠３”ならば８ＭＢ　のメモリが実装されている
ことを示す。

スロット選択回路１１は、レジスタ５の設定値に従い、
拡張スロット７．８．９．１０に割当てるアドレスを決
定する。具体的には、レジスタ５が示すメモリ容量情報
に従い、各拡張スロッ”）　７，８，９，１ｏ上のメモ
リがメモリマツプ上に項番に、隙間なく、かつ重なるこ
となく配置されるように決定するのである。

ＣＰＵ　１が拡張スロット上のメモリをアクセスする場
合、スロット選択回路１１は、ＣＰＵの出力するアドレ
スバス３の値と、レジスタ５の値からそのアドレスに割
当てた拡張スロットを選択し、そのスロットの選択信号
を出力する。各スロット上のメモリは、この選択信号に
よって、自己がアクセスされていることを認識し、バス
４の値に従ったリードやライトを行う。なお、このよう
にレジスタに設定した値に従って拡張スロット上メモリ
のアドレス領域を決定する方式は、特開昭５９−２０２
５５８号公報に述べられている。

〔発明が解決しようとする課題〕

ここで、例えばＣＰＵ　１のアドレス空間が１６　ＭＢ
しかない場合に、拡張スロッ）　７，８，９．１０全て
に８ＭＢのメモリが実装されていることを示すメモリ構
成情報がレジスタ５に設定された場合、メモリ容量の合
計（３２ＭＥ　）がＣＰＵ　１のブトレス空間を超えて
しまい、誤動作する恐れがある。このシステムの場合、
本来、メモリ容量の合計がＣＰＵ　１のアドレス空間を
超える設定は許されないのであるが、プログラムの誤り
により、このような誤動作を招く設定をすることは充分
あり得る。

上記従来例は、この点について配慮されていない。つま
り、誤動作を招く設定がなされ、実際に誤動作を起こし
た場合、プログラムが暴走してしまえば回復の手段はな
い。しかも、何らかのエラー検出プログラムが動作し、
このレジスタを読出したとしても、設定した値がそのま
ま読み出せるため、この部分に異常はないと判断してし
まうおそれがある。

本発明の目的は、レジスタに本来禁止すべき値が書込゛
まれた場合に、誤動作の発生を防ぎ、またレジスタを読
出した際に、禁止された値が設定されていることを容易
に示す方式を提供することにある。

〔課題を解決するための手段〕

本発明による第１の拡張スロット制御方式は、ｃｐｖと
、該ｃｐｖから設定可能なレジスタと、複数の拡張スロ
ットと、前記レジスタの設定値に関連付けて前記拡張ス
ロットに割当てるアドレス領域を決定するアドレス領域
決定手段とを備える情報処理装置において、前記レジス
タへの入力値を解析する解析手段と、該解析手段による
解析の結果、前記レジスタの入力値が予め定められた値
である場合に、前記入力値を変換する変換手段とを設は
該変換手段による変換後の値を前記レジスタへ設定する
ことを特徴とするものである。

本発明による第２の拡張スロット制御方式は、ｃｐｖと
、該ｃｐｖから設定可能なレジスタと、複数の拡張スロ
ットと、前記レジスタの設定値に関連付けて前記拡張ス
ロットに割当てるアドレス領域を決定するアドレス領域
決定手段とを備える情報処理装置において、前記レジス
タへの出力値を解析する解析手段と、該解析手段による
解析の結果、前記レジスタの出力値が予め定められた値
である場合に、前記出力値を変換する変換手段とを設け
、該変換手段による変換後の値により前記アドレス領域
決定手段を制御することを特徴とするものである。

前記両方式において、前記変換手段による変換後の値を
前記ｃｐｖへ出力する手段をさらに設けるようにしても
よい。

また、前記両方式において、前記解析手段は、前記レジ
スタへの入力値また前記レジスタの出力値が予め定めら
れた値である場合に前記ｃｐｖに割込み要求を発生する
ようにしてもよい。

〔作用〕

本発明による第１の拡張スロット制御方式では、前記レ
ジスタに書込も″うとする値（入力値）が、予め定めら
れた禁止すべき値である場合には、前記変換手段により
禁止値でない正常値に変換されて、この変換後の値がレ
ジスタに設定される。レジスタの入力値が正常値である
場合には、変換手段は何ら変換を施すことなくそのまま
その入力値をレジスタに設定する。このレジスタの設定
値に基づいて、前記アドレス領域決定手段は各スロット
に対して適当なアドレス領域を割当てる。

本発明による第２の拡張スロット制御方式では前記レジ
スタに書込まれた値（出力値）が、予め定められた禁止
すべき値である場合には、前記変換手段により禁止値で
ない正常値に変換され、この変換後の値に基づいて、前
記アドレス領域決定手段は各スロットに対して適当なア
ドレス領域を割当てる。第１の方式と同様、レジスタの
入力値が正常値である場合には、変換手段は何ら変換を
行わない。

このように、本発明によれば、アドレス領域決定手段か
らみると、その制御値は常に正常な値であるため、誤動
作することがない。さらに、禁止値が正常値に変換され
た場合、その正常値をＣＰＵが読出すことにより、与え
た値と異なることが検出されるので、誤設定に気付くこ
とができる。また、禁止値が与えられた場合、ＣＰＵ　
Ｖｃ割込み要求を発生することによっても、誤設定を認
識することができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は、禁止すべき値をレジスタに書込んだ場合、レジス
タへの入力値を変換する回路を備えた情報処理装置のブ
ロック図である。この図において、第２図と同一部分に
は同一番号を付しである。

第１図において、新たに追加された１６は本発明に係る
データ監視回路であり、後述するようにレジスタに書込
むデータが禁止値であることを検出する回路（解析手段
）と、禁止値であることを検出した際、レジスタに書込
むデータを正常値に変換する回路（変換手段）で構成さ
れている。１７はデータ監視回路の出力であり、レジス
タ５に設定される変換データ信号である。尚、本実施例
においてもＣＰＵ　１のアドレス空間は１６ＭＥである
とする。

以下、本回路の動作を説明する。初めにＣＰＵ　１７５
−ラブログラムによってレジスタ５を設定する際に、拡
張スロット７はメモリを持たずに、拡張スロット８には
２ＭＢ、拡張スロット９には４ＭＢ、拡張スロット１０
には８ＭＢのメモリが実装されていることを示すデータ
が入力された場合を考える。

このような場合、メモリ容量の合計は１４　ＭＢになり
、ＣＰＵ　１のアドレス空間内であるため、データ監視
回路１６はこれを正常な入力値である・と判定して、デ
ータ変換を行なわずに、そのままレジスタ５に入力する
。

次にＣＰＵ　１からプログラムによりてレジスタ５に、
拡張スロッ）　７，８．９には各々４ＭＢ　、拡張スロ
ット１０には８ＭＢのメモリが実装されていることを示
す値が入力された場合について考える。この場合は、メ
モリ容量の合計は２０　ＭＢになり、　ＣＰＵ１のアド
レス空間１６ＭＢを超えているため、データ監視回路１
６は、レジスタ５への入力を禁止すべき値であると判定
し、レジスタ５への入力データを変換して、変換データ
信号１７を出力する。変換データ信号１７は、例えば、
拡張スロット７に４ＭＢのアドレス空間を与え、他の拡
張スロット８，９．１０にはアドレス空間を与えないと
いったように、メモリ容量の合計が１６ＭＢ以下である
ことを示す正常値にする。このように、レジスタ５への
入力データを監視して、禁止された値を入力しても、情
報処理装置にとって常に正常な値をレジスタ５に設定す
るため、誤動作することがない。

第３図に、第１図のデータ監視回路１６の一例を示す、
このデータ監視回路１６は、入力値判定回路（解析手段
）１８およびセレクタ１９〜２２（変換手段）からなる
。

入力値判定回路１８はデータバスから８ビツトの入力を
受けて入力値が禁止値であるか否かを判定し、この判定
結果に応じて、セレクタ１９〜２２への４ビット制御信
号２４〜２７を出力する。入力値判定回路１９は、例え
ば、ＲＯＭまたはＲＡＭ等のメモリテーブルとして構成
することができる。この例では少なくとも８ビツトのア
ドレスおよび４ビツトのデータのメモリを用い、各アド
レスにそのアドレスパターンが禁止値か否かに応じてセ
レクタ１９〜２２の適切な制御データを書込んでおけば
よい。メモリテーブルを用いない場合には、各２ビツト
入力をデコードしてバイト数を求め、これらを加算した
値が所定値を越えたとき、予め定めた制御信号を出力す
るハードウェアにより構成することも可能である。

セレクタ１９〜２２は、夫々、制御信号２４〜２７に応
じて、データバス２かもの２ビツトデータと予め定めら
れた２ビツトの正常値人力２３とのいずれかを選択して
レジスタ５へ出力する。正常値２３は、この例では“０
０°であり、制御信号２４〜２７により所定のセレクタ
について正常値２３０入力を選択させる。入力値判定回
路１８の出力を１ビツトとするとともにセレクタ１９〜
２２へ入力する正常値を各セレクタ毎に個別に設定して
おき、入力値判定回路１８の１ビツト出力でセレクタ１
９〜２２を一括して切替えるようにしてもよい。

なお、データ監視回路１６自体をメモリテーブルで構成
することもできる。この場合、メモリのデータとして、
許容入力に対してはその入力をそのま′まデータとし、
禁止値入力に対しては予め定めた正常値を書込んでお、
けばよい。

第３図の回路において、禁止すべき値をレジスタ５に設
定しようとすると、入力データと３ステートバツフア６
を介して読出した値が異なっているため、ソフトウェア
による判定が容易にできる。

また、第４図に示すように、データ監視回路１６で禁止
された値が入力されたことを検出した場合に、ＣＰＵ　
１に割込み信号５０を発生する手段を設けることにより
、レジスタ５への設定値が誤っていることをソフトウェ
アに対し確実に知らせることが可能である。この割込み
信号発生手段は、第５図の入力値判定回路１８の出力信
号２４〜２７の論理和をとるＯＲゲート（図示せず）に
より構成できる。

また、入力値判定回路１８の出力が１ビツトの場合には
、その出力をそのまま割込み信号として利用することが
できる。

また、本実施例ではレジスタ５の入力値を監視する回路
を設けたが、これに限らず、レジスタ５の出力値を監視
する方式も可能である。この方式では、レジスタ５に禁
止された値が書込まれた場合、レジスタ５の出力値を正
常な値に変換し、スロット選択回路１１及び３ステート
バツフア６に出力するのである。要は、スロット選択回
路１１及び３ステートバツフア６に常に正常な値が出力
されるようにすればよいのであろう また、本例ではＣＰＵ　１のアドレス空間を１６ＭＥと
したが、これと異なる値でもよい。さらに、拡張スロッ
トの数やメモリ構成情報の構成は、本実施例の方式に限
定されるものではない。また、レジスタ５に禁止された
値が入力された際のデータ変換方式や、入力を禁止する
値の定義は、本実施例以外の方式でもよい。また、メモ
リ以外のＩ１０装置を拡張スロットに装着する場合にも
、本発明が適用できる。

〔発明の効果〕

本発明によれば、レジスタへ禁止された値を入力しても
、常に正常な値に変換して設定するので誤動作すること
がない。さらに入力値と読出した値とが異なるため、誤
設定であることが容易に検出できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図であり、第
２図は従来の方式を示すブロック図、第３図は第１図の
主要部の構成例を示すブロック図、第４図は第１図の変
形例を示すブロック図である。 １　・・・・・・・・・・・・・・・・・・・・・・・
・・・・　ＣＰＵ２・・・・・・・・・・・・・・・・
・・・・・・・・・・・データバス３・・・・・・・・
・・・・・・・・・・・・・・・・・・・アドレスバス
４　・・・・・・・・・・・・・・・・・・・・・・・
・・・・　／＜ス５・・・・・・・・・・・・・・・・
・・・・・・・・・・・レジスタ６・・・・・・・・・
・・・・・・・・・・・・・・・・・・バッファ７．８
，９．１０・・・・・・・・・拡張スロット１１・・・
・・・・・・・・・・・・・・・・・・・・・スロット
選択回路（アドレス領域決定手段） １２．１３，１４．１５・・・セレクタ信号１６・・・
・・・・・・・・・・・・・・・・・・・・・データ監
視回路１７・・・・・・・・・・・・・・・・・・・・
・・・・変換データ信号１８・・・・・・・・・・・・
・・・・・・・・・・・・入力値判定回路（解析手段）
１９〜２２・・・・・・・・・・・・・・・セレクタ（
変換手段）代理人　弁理士　小　川　勝　男 第　２　図 第３図 夷　４　図

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵと、該ＣＰＵから設定可能なレジスタと、複
   数の拡張スロットと、前記レジスタの設定値に関連付け
   て前記拡張スロットに割当てるアドレス領域を決定する
   アドレス領域決定手段とを備える情報処理装置において
   、 前記レジスタへの入力値を解析する解析手段と、 該解析手段による解析の結果、前記レジスタの入力値が
   予め定められた値である場合に、前記入力値を変換する
   変換手段とを設け、該変換手段による変換後の値を前記
   レジスタへ設定することを特徴とする拡張スロット制御
   方式。 ２、ＣＰＵと、該ＣＰＵから設定可能なレジスタと、複
   数の拡張スロットと、前記レジスタの設定値に関連付け
   て前記拡張スロットに割当てるアドレス領域を決定する
   アドレス領域決定手段とを備える情報処理装置において
   、 前記レジスタへの出力値を解析する解析手段と、 該解析手段による解析の結果、前記レジスタの出力値が
   予め定められた値である場合に、前記出力値を変換する
   変換手段とを設け、該変換手段による変換後の値により
   前記アドレス領域決定手段を制御することを特徴とする
   拡張スロット制御方式。 ３、前記変換手段による変換後の値を前記ＣＰＵへ出力
   する手段をさらに設けたことを特徴とする請求項１また
   は２記載の拡張スロット制御方式。 ４、前記解析手段は、前記レジスタへの入力値また前記
   レジスタの出力値が予め定められた値である場合に前記
   ＣＰＵに割込み要求を発生することを特徴とする請求項
   １または２記載の拡張スロット制御方式。