JPH01285091A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01285091A JPH01285091A JP63115265A JP11526588A JPH01285091A JP H01285091 A JPH01285091 A JP H01285091A JP 63115265 A JP63115265 A JP 63115265A JP 11526588 A JP11526588 A JP 11526588A JP H01285091 A JPH01285091 A JP H01285091A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000011159 matrix material Substances 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 14
- 238000010168 coupling process Methods 0.000 abstract description 14
- 238000005859 coupling reaction Methods 0.000 abstract description 14
- 239000013256 coordination polymer Substances 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 241000283986 Lepus Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
この発明は、ダイナミック型半導体記憶装置に関し、特
に信号読み出し誤υの防止に関するものである。
に信号読み出し誤υの防止に関するものである。
〔従来の技術Ｊ
第３図に従来のダイナミック型半導体記憶装置のメモリ
セルアレイ構造の例を示す。メモリセルアレイは、図に
示すようにピッ）！方向にＣｐ点で二つに分割されてい
る。この分割された各々のセルアレイをサブアレイ（５
ＵＡＩ、 ５ＵＢ２ ）と呼ぶ。各々のサブアレイ内に
通過ビット（Ｔ、Ｂ）がワード線方向に交互に形成され
る。また１ビツト線に対して、通過ビット線はサブアレ
イごとに交互に形成される。ここで通過ビット線は、各
サブアレイ内で、ビット線とメモリセルが接続されてい
ないビット線を示している。また通過ビット線と接続ビ
ット線は異なる配線層で形成し、サブアレイ間（Ａ領域
）で両者が接続される。ここで接続ビット線は通過ビッ
ト以外のビット線であシ、本ビット線（ＢＬ＋１ 、
！ＥＴｉ 、 ＢＬ ｌ・・・）と区別するため便宜上
いうことにする。
セルアレイ構造の例を示す。メモリセルアレイは、図に
示すようにピッ）！方向にＣｐ点で二つに分割されてい
る。この分割された各々のセルアレイをサブアレイ（５
ＵＡＩ、 ５ＵＢ２ ）と呼ぶ。各々のサブアレイ内に
通過ビット（Ｔ、Ｂ）がワード線方向に交互に形成され
る。また１ビツト線に対して、通過ビット線はサブアレ
イごとに交互に形成される。ここで通過ビット線は、各
サブアレイ内で、ビット線とメモリセルが接続されてい
ないビット線を示している。また通過ビット線と接続ビ
ット線は異なる配線層で形成し、サブアレイ間（Ａ領域
）で両者が接続される。ここで接続ビット線は通過ビッ
ト以外のビット線であシ、本ビット線（ＢＬ＋１ 、
！ＥＴｉ 、 ＢＬ ｌ・・・）と区別するため便宜上
いうことにする。
また各ビット線対（ＢＬＯ，ＢＬＯ，−）には複数個の
メモリセル容量（ＣＢ）及びメモリセル容量とビット線
を接続するための、ゲートにワード線信号（［，０、Ｗ
ＬＩ・・・）を受けるトランスファゲート（ＴＧ）が接
続されている。また、各ビット線にはレファレンスレベ
ル発生のためのダミーセＮ（ＤＣ）及びこれとビット線
を接続するダミーワード線（ＤＷＬＯ，ＤＷＬＩ ）が
接続され、またワード線が立ち上がって、ビット線対に
信号電圧差が現われた後に、このビット線電位をセンス
増幅するためのセンスアンプ（ＳＡ）が接続されている
。また、コフムアドレスに従って選択されたビット線対
をデータ入出力線対（工１０、工１０）に接続するトラ
ンスファゲート（Ｑ）が設置されている。
メモリセル容量（ＣＢ）及びメモリセル容量とビット線
を接続するための、ゲートにワード線信号（［，０、Ｗ
ＬＩ・・・）を受けるトランスファゲート（ＴＧ）が接
続されている。また、各ビット線にはレファレンスレベ
ル発生のためのダミーセＮ（ＤＣ）及びこれとビット線
を接続するダミーワード線（ＤＷＬＯ，ＤＷＬＩ ）が
接続され、またワード線が立ち上がって、ビット線対に
信号電圧差が現われた後に、このビット線電位をセンス
増幅するためのセンスアンプ（ＳＡ）が接続されている
。また、コフムアドレスに従って選択されたビット線対
をデータ入出力線対（工１０、工１０）に接続するトラ
ンスファゲート（Ｑ）が設置されている。
この従来構造では通過ビットと接続ビットとは多層配線
されているため重複することもでき、サブアレイ内では
オープンビット線構成とほぼ同じメモリセルピッチが実
現できセルアレイの高密度化が図れる。
されているため重複することもでき、サブアレイ内では
オープンビット線構成とほぼ同じメモリセルピッチが実
現できセルアレイの高密度化が図れる。
次に動作について説明する。まずはじめに第４図に示す
ようなｃｐ点で分割されたサブアレイ内のビット線長を
ｔ／２としたビット線上の信号電圧を考える。各々セル
プレートあるいは基板を介して接地電位に対する接続ビ
ット線及び通過ビット線の容量をＣｏ、ＣＩ、通過ビッ
ト線を介して隣接する同層上の接続ビット線間の容量を
０２．ビット線を介して隣接する同層上の通過ビット線
間の容量を０３、ビット線対間の容量を０４、隣接する
ビット線対の接続ビット線と通過ビット線間の容量を０
５とする。またメモリセル容量及びダミーセル容量を０
８とする。メモリセμにはＲレベルでハＣ５Ｖｃｃ、
Ｌレベルでは０、ダミーセμには１／２ ＣａＶｃｃな
る電荷が蓄えられているものとする。
ようなｃｐ点で分割されたサブアレイ内のビット線長を
ｔ／２としたビット線上の信号電圧を考える。各々セル
プレートあるいは基板を介して接地電位に対する接続ビ
ット線及び通過ビット線の容量をＣｏ、ＣＩ、通過ビッ
ト線を介して隣接する同層上の接続ビット線間の容量を
０２．ビット線を介して隣接する同層上の通過ビット線
間の容量を０３、ビット線対間の容量を０４、隣接する
ビット線対の接続ビット線と通過ビット線間の容量を０
５とする。またメモリセル容量及びダミーセル容量を０
８とする。メモリセμにはＲレベルでハＣ５Ｖｃｃ、
Ｌレベルでは０、ダミーセμには１／２ ＣａＶｃｃな
る電荷が蓄えられているものとする。
ビット線対ＢＬＩに接続されるメモリセμが選択された
場合を考える。ＢＬＩ 、 ＢＬＩは各々ｊＶＢＬｌｆ
１．ΔＶＢＬＩＤだけ変化をおこしたものとする。また
ＢＬＩ。
場合を考える。ＢＬＩ 、 ＢＬＩは各々ｊＶＢＬｌｆ
１．ΔＶＢＬＩＤだけ変化をおこしたものとする。また
ＢＬＩ。
ＢＬＩに隣接するビット線対ＢＬＯ、πｏ 、 ＢＬ２
ｒπ２が各々ｊＶＢＩ、０ 、 ｊＶＢＬ６ 、 ｊＶ
ＢＬ２ 、 ｊＶＢＬ２だけ変化したとする。ここでビ
ット線ＢＬＩ 、 ＢＬＩはＶａなる電圧にプリチャー
ジされていたとする。ビット纏ＢＬＩＯ訂〕の電圧’Ｖ
ＢＬＩ 、 Ｖ口は ＶＢＬＩ ＝ Ｖｃｃ −−ＶｃｃＣｓ＋” ［２Ｃ４
ｊＶＢＬ１ ＋２Ｃ５ΔＶＢＯα α ＋（ｃｚ＋ｃｘＸ〕ｖｍｏ＋ΔｖＢＬｚ、ｇ［Ｌ読み出
口時」 ・・・（１） ＝Ｖｃｃ＋” ［２ｃ４１ｖｎｈｔ＋２ｃｓｎｎｏ＋（
ｃｚ＋ｃａＸｌｖｍｍｎｍｚ））α 〔Ｈ読み出ＬＪＩ ・・・Ｑ） Ｖ丁口＝Ｖｃｃ ＋ ｕＶｃｃｃｓユ［２０番ｊＶｍｌ
＋２．Ｃ５ｎＢＬ２α２ α ＋（Ｃ２＋Ｃ３）（ｎＢＬＱ＋ｎＢＬ２） Ｊ・・・（
３） である。これよシビット線対ＢＬＩ、ＢＬＩのビット線
電圧差は ＶＢＬＬ−ＶＢＬＩ ＝ ΔｖＢＬｌ−ｊＶＢＬｉ＝±
！ ’Ｖｃｃ Ｃｓ＋ ！ 〔２ｃ４＜ｎｍ、５−７ｖ
ＢＩ、、）Ｃ２α ＋２Ｃｓ（７ｖｕｏ −ΔＶＢＬｚ） ＋（Ｃ２＋０３ ）（７ｖＢＬｏ −ａｖｍ。
ｒπ２が各々ｊＶＢＩ、０ 、 ｊＶＢＬ６ 、 ｊＶ
ＢＬ２ 、 ｊＶＢＬ２だけ変化したとする。ここでビ
ット線ＢＬＩ 、 ＢＬＩはＶａなる電圧にプリチャー
ジされていたとする。ビット纏ＢＬＩＯ訂〕の電圧’Ｖ
ＢＬＩ 、 Ｖ口は ＶＢＬＩ ＝ Ｖｃｃ −−ＶｃｃＣｓ＋” ［２Ｃ４
ｊＶＢＬ１ ＋２Ｃ５ΔＶＢＯα α ＋（ｃｚ＋ｃｘＸ〕ｖｍｏ＋ΔｖＢＬｚ、ｇ［Ｌ読み出
口時」 ・・・（１） ＝Ｖｃｃ＋” ［２ｃ４１ｖｎｈｔ＋２ｃｓｎｎｏ＋（
ｃｚ＋ｃａＸｌｖｍｍｎｍｚ））α 〔Ｈ読み出ＬＪＩ ・・・Ｑ） Ｖ丁口＝Ｖｃｃ ＋ ｕＶｃｃｃｓユ［２０番ｊＶｍｌ
＋２．Ｃ５ｎＢＬ２α２ α ＋（Ｃ２＋Ｃ３）（ｎＢＬＱ＋ｎＢＬ２） Ｊ・・・（
３） である。これよシビット線対ＢＬＩ、ＢＬＩのビット線
電圧差は ＶＢＬＬ−ＶＢＬＩ ＝ ΔｖＢＬｌ−ｊＶＢＬｉ＝±
！ ’Ｖｃｃ Ｃｓ＋ ！ 〔２ｃ４＜ｎｍ、５−７ｖ
ＢＩ、、）Ｃ２α ＋２Ｃｓ（７ｖｕｏ −ΔＶＢＬｚ） ＋（Ｃ２＋０３ ）（７ｖＢＬｏ −ａｖｍ。
＋ｊＶＢＬ２−）ら）
・・・（４）
＋（Ｃ１＋Ｃ３）（ｊＶＥＬｏ−／ＶＥＬｌｌ＋ｊＶＢ
Ｌ２−／Ｖ石コ） ・・・（５） １＋′はＨ読み出し時、′−１はＬ読み出し詩。
Ｌ２−／Ｖ石コ） ・・・（５） １＋′はＨ読み出し時、′−１はＬ読み出し詩。
（５）式の右辺第１項は本来のメモリセル容ｊｉｃａに
よる読み出し電圧差、第２項、第３項は隣接するビット
線対ＢＬＩ）、犯、ＢＬ２、肛２からの結合容量を介し
た雑音成分である。
よる読み出し電圧差、第２項、第３項は隣接するビット
線対ＢＬＩ）、犯、ＢＬ２、肛２からの結合容量を介し
た雑音成分である。
［発明が解決しようとする課題」
従来のダイナミック型半導体記憶装置は以上のように構
成されているので、高集積化が進み、隣接ビット線間容
量が増大するにつれて、隣接ビット線対間での容量結合
雑音によ）読み出し電圧差が減少し、ソフトエフ−率の
悪化、読み出し余裕の低下等を招き、ついには誤動作に
至るという問題点があった。
成されているので、高集積化が進み、隣接ビット線間容
量が増大するにつれて、隣接ビット線対間での容量結合
雑音によ）読み出し電圧差が減少し、ソフトエフ−率の
悪化、読み出し余裕の低下等を招き、ついには誤動作に
至るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線間容量による隣接ビット線対間での
雑音による読み出し電圧振幅の低下を完全に零にするこ
とができる半導体記憶装置を得ることを目的とする。
たもので、ビット線間容量による隣接ビット線対間での
雑音による読み出し電圧振幅の低下を完全に零にするこ
とができる半導体記憶装置を得ることを目的とする。
［課題を解決するための手段Ｊ
この発明に係る半導体記憶装置は、通過ビット線の分割
箇所を隣接ビット線対の分割箇所に対して交互に配置し
、この通過ビット線の分割箇所でビット線対を交差させ
ることによシ、対をなすビット線の各々が隣接ビット線
対から受ける容量結合雑音を全く同一にし、読み出し電
圧低下をなくしたものである。
箇所を隣接ビット線対の分割箇所に対して交互に配置し
、この通過ビット線の分割箇所でビット線対を交差させ
ることによシ、対をなすビット線の各々が隣接ビット線
対から受ける容量結合雑音を全く同一にし、読み出し電
圧低下をなくしたものである。
〔作用］
この発明における半導体記憶装置は、隣接ビット線対に
対して交互に配置された通過ビット線の分割箇所で、ビ
ット線対を交差させることによシ、対をなすビット線の
各々が隣接ビット線対から受ける容量結合雑音を全く等
しくしたことから、読み出し電圧低下をなくすることが
できる。
対して交互に配置された通過ビット線の分割箇所で、ビ
ット線対を交差させることによシ、対をなすビット線の
各々が隣接ビット線対から受ける容量結合雑音を全く等
しくしたことから、読み出し電圧低下をなくすることが
できる。
［発明の実施例ｊ
以下、この発明の一実施例による半導体記憶装置を第１
図に従って説明する。
図に従って説明する。
本実施例は図に示すように、各ビット線対（ＢＬＯ１Ｂ
ＬＯ％ＢＬｌ、・・・）は４等分の区分ａ、ｂ、ｃ、ｄ
に分かれ、ビット線対ＢＬＯ、ＢＬＯは分割箇所ＣＰＩ
、 Ｃｐｌで交差、ビット線対ＢＬＩ 、 ＢＬＩは
Ｃｐ２で交差、ビット線対ＢＬ２、尊はＣｐｌで交差、
ビット線対ＢＬ３、石はＣｐｌ 、 Ｃｐｌで交差して
いる。またビット線対における接続ビット線（Ｃ，Ｂ）
と通過ビット線（Ｔ、Ｂ）の配置はビット線対Ｂｌ、０
％ｍおよびＢＬ２、ｍにおいてａ、ｄ区間では各ビット
線ＢＬＯ％ＢＬ２は接続ビット線（Ｃ，Ｂ） 、各ビッ
ト線ＢＬＯ１酊は通過ビット線（ｒ、Ｂ）、ｂ、ａ区間
では各ビット線ＢＬＯ，ＢＬ２は通過ビット線（Ｔ、Ｂ
）、各ビット線ＢＬＯ、ＢＬ２は接続ビット線（Ｃ，Ｂ
）となシ、ピッ）Ｍ対ＢＬＩＪτｌ及びＢＬ３ ％ Ｂ
Ｌ３において、ａ。
ＬＯ％ＢＬｌ、・・・）は４等分の区分ａ、ｂ、ｃ、ｄ
に分かれ、ビット線対ＢＬＯ、ＢＬＯは分割箇所ＣＰＩ
、 Ｃｐｌで交差、ビット線対ＢＬＩ 、 ＢＬＩは
Ｃｐ２で交差、ビット線対ＢＬ２、尊はＣｐｌで交差、
ビット線対ＢＬ３、石はＣｐｌ 、 Ｃｐｌで交差して
いる。またビット線対における接続ビット線（Ｃ，Ｂ）
と通過ビット線（Ｔ、Ｂ）の配置はビット線対Ｂｌ、０
％ｍおよびＢＬ２、ｍにおいてａ、ｄ区間では各ビット
線ＢＬＯ％ＢＬ２は接続ビット線（Ｃ，Ｂ） 、各ビッ
ト線ＢＬＯ１酊は通過ビット線（ｒ、Ｂ）、ｂ、ａ区間
では各ビット線ＢＬＯ，ＢＬ２は通過ビット線（Ｔ、Ｂ
）、各ビット線ＢＬＯ、ＢＬ２は接続ビット線（Ｃ，Ｂ
）となシ、ピッ）Ｍ対ＢＬＩＪτｌ及びＢＬ３ ％ Ｂ
Ｌ３において、ａ。
ｂ区間では各ビット線ＢＬＩ％ＢＬ３は接続ピッ）（Ｃ
１Ｂ）、各ビット線ＢＬＩ 、ＢＬ３は通過ピッ） （
Ｔ、Ｂ）ｓｃｕ ｄ区間では各ビット＠ Ｂｌ、１
、ＢＬ３は通過ピッ）（Ｔ、Ｂ）、各ビット線画、ｍは
接続ビット！！（Ｃ，Ｂ）となる。
１Ｂ）、各ビット線ＢＬＩ 、ＢＬ３は通過ピッ） （
Ｔ、Ｂ）ｓｃｕ ｄ区間では各ビット＠ Ｂｌ、１
、ＢＬ３は通過ピッ）（Ｔ、Ｂ）、各ビット線画、ｍは
接続ビット！！（Ｃ，Ｂ）となる。
これよシ、各ビット線対が隣接するビット線対から受け
る容量結合雑音は、前述の従来例と同様に考えると以下
のようになる。
る容量結合雑音は、前述の従来例と同様に考えると以下
のようになる。
■ピット線ＢＬＩ 、 ＢＬＩが隣接ビット線から受け
る容量結合雑音電圧変化成分ΔＶＢＬＩ、ΔＶＢＬＩは
ＪＩＣｎＥｏ＋ｎｘｈ％ｖｘｚＪ ・・・ｄ区Ｚ・
・・（６） ↓ ＋Ｈ（／ＶＢＬＯ＋ｊＶＢＬ２）＋７２／ＶＢＬ’ ］
−ａ区間・・−（７） であＩＣ、（６）式（７）式は全く等しい。
る容量結合雑音電圧変化成分ΔＶＢＬＩ、ΔＶＢＬＩは
ＪＩＣｎＥｏ＋ｎｘｈ％ｖｘｚＪ ・・・ｄ区Ｚ・
・・（６） ↓ ＋Ｈ（／ＶＢＬＯ＋ｊＶＢＬ２）＋７２／ＶＢＬ’ ］
−ａ区間・・−（７） であＩＣ、（６）式（７）式は全く等しい。
■ビット纏ＢＬ２、π２が隣接ビット線から受ける容量
結合雑音電圧変化成分ΔＶＢｆｆ１２、ｊＶ１３Ｌ２は
↓ 一１ｃ！（ｎｍｚ＋ｌｖｍｘ）＋’？Ｂ１、ＩＪ −
ｄ区間・・・（８） ＋Ｈ（ｊＶＥｒ、１＋ｊＶＢＬ３）＋ＨｊＶＢＬ３ Ｊ
・ｄ区間・・・（９） であ！Ｄ 、（８）式（９）式は全く等しい。
結合雑音電圧変化成分ΔＶＢｆｆ１２、ｊＶ１３Ｌ２は
↓ 一１ｃ！（ｎｍｚ＋ｌｖｍｘ）＋’？Ｂ１、ＩＪ −
ｄ区間・・・（８） ＋Ｈ（ｊＶＥｒ、１＋ｊＶＢＬ３）＋ＨｊＶＢＬ３ Ｊ
・ｄ区間・・・（９） であ！Ｄ 、（８）式（９）式は全く等しい。
以下、同様に全ビット線対について、各々対をなすビッ
ト線が、隣接ビット線対から受ける容量結合ノイズは全
く等しいものとなる。
ト線が、隣接ビット線対から受ける容量結合ノイズは全
く等しいものとなる。
このように、本実施例では、対をなすビット線の各々が
信号読み出し時に隣接するビット線対から受ける容量結
合雑音が全く等しくなっているので、この容量結合雑音
による読み出し電圧差の低下を全くなくすことができ、
読み出しマージンの拡大、ソフトエラー率の向上が達成
できる。
信号読み出し時に隣接するビット線対から受ける容量結
合雑音が全く等しくなっているので、この容量結合雑音
による読み出し電圧差の低下を全くなくすことができ、
読み出しマージンの拡大、ソフトエラー率の向上が達成
できる。
第２図はこの発明の第２５！施例を示す。本実施例が第
１図の実施例とＡなるのは、ビット線対を４区分に分け
、ビット線対を交差させる場合を示したが、これを８区
分に分けていることである。
１図の実施例とＡなるのは、ビット線対を４区分に分け
、ビット線対を交差させる場合を示したが、これを８区
分に分けていることである。
この場合、第１の実施例と同様に考えると、隣接ビット
線から受ける容量結合雑音によるビット線対電圧差を打
消すことができる。また１２区分、１６区分・・・とそ
の整数倍であっても同様にこの効果が得られる。
線から受ける容量結合雑音によるビット線対電圧差を打
消すことができる。また１２区分、１６区分・・・とそ
の整数倍であっても同様にこの効果が得られる。
〔発明の効果ｊ
以上のように、この発明によれば、各ビット線対との間
のビット線間容量がすべて等しくなるように、通過ビッ
ト線の分割箇所を隣接するビット線対の分割箇所に対し
て交互に配置し、ま九前記通過ビット線の分割箇所で、
ビット線対を交差したので、読み出し電圧差の低下を防
ぐことができ、読み出しマージンの拡大、ソフトエラー
率の向上等を得られる効果がある。
のビット線間容量がすべて等しくなるように、通過ビッ
ト線の分割箇所を隣接するビット線対の分割箇所に対し
て交互に配置し、ま九前記通過ビット線の分割箇所で、
ビット線対を交差したので、読み出し電圧差の低下を防
ぐことができ、読み出しマージンの拡大、ソフトエラー
率の向上等を得られる効果がある。
第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図は本発明の第二の９７！施例による半
導体記憶を示す構成図、第３図は従来の半導体記憶装置
の構成図、第４図は従来の半導体記憶装置の構成図であ
る。 （１） ハコツムグコータ（ＣＤ）、（２）ハセンスア
ンプ（ＳＡ） 、（３）はトランスファ・ゲートＱ 、
（４）は接続ビット線（ＣＢ）、（５）は通過ビット
ＭＣＴＥ）、（６）はトランスファ・ゲー） ＴＧｌ（
７）はメモリセル容量（Ｃ８）、（８）はダミーセ）ｖ
（ＤＣ）、（９）は接続ビット線容ｉｔ （Ｃｏ）、（
１０）は通過ビット線番ｉ （ＣＩ）、（１１）は隣接
接続ビット線容量（Ｃ２）、（１２）は隣接通過ビット
線番Ｊｔ（Ｃ３）、（１３）はビット線間容量（Ｃ４）
、ＢＬＯ〜ＢＬ３はビット線、ＣＰＩ〜Ｃｐ３は分割点
、■１０ 工１０は入出力線である。 なお、図中同一符号は同一または相当部分を示す０
す構成図、第２図は本発明の第二の９７！施例による半
導体記憶を示す構成図、第３図は従来の半導体記憶装置
の構成図、第４図は従来の半導体記憶装置の構成図であ
る。 （１） ハコツムグコータ（ＣＤ）、（２）ハセンスア
ンプ（ＳＡ） 、（３）はトランスファ・ゲートＱ 、
（４）は接続ビット線（ＣＢ）、（５）は通過ビット
ＭＣＴＥ）、（６）はトランスファ・ゲー） ＴＧｌ（
７）はメモリセル容量（Ｃ８）、（８）はダミーセ）ｖ
（ＤＣ）、（９）は接続ビット線容ｉｔ （Ｃｏ）、（
１０）は通過ビット線番ｉ （ＣＩ）、（１１）は隣接
接続ビット線容量（Ｃ２）、（１２）は隣接通過ビット
線番Ｊｔ（Ｃ３）、（１３）はビット線間容量（Ｃ４）
、ＢＬＯ〜ＢＬ３はビット線、ＣＰＩ〜Ｃｐ３は分割点
、■１０ 工１０は入出力線である。 なお、図中同一符号は同一または相当部分を示す０
Claims (1)
- 情報を記憶する複数個のメモリセルを行及び列からなる
マトリックス状に配列したメモリセルアレイと、各々が
前記行方向に整列するメモリセルを接続する複数本のワ
ード線と、前記列方向に整列するメモリセルを接続する
複数本のビット線と、上記ビット線２本が対になつて該
ビット線対間の電圧差を検出するセンスアンプと、前記
ビット線対にビット線方向に複数分割して通過ビット線
を設けた半導体記憶装置において、上記各ビット線対と
の間のビット線間容量がすべて等しくなるように前記通
過ビット線の分割箇所を隣接ビット線対に対して交互に
配置し、また前記通過ビット線の分割箇所で、ビット線
対を交差させることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115265A JPH0766657B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115265A JPH0766657B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01285091A true JPH01285091A (ja) | 1989-11-16 |
| JPH0766657B2 JPH0766657B2 (ja) | 1995-07-19 |
Family
ID=14658392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115265A Expired - Fee Related JPH0766657B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766657B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003510753A (ja) * | 1999-09-28 | 2003-03-18 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | ビット線間の結合雑音を低減するアーキテクチャ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251096A (ja) * | 1985-08-28 | 1987-03-05 | Nec Corp | 半導体記憶装置 |
-
1988
- 1988-05-11 JP JP63115265A patent/JPH0766657B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251096A (ja) * | 1985-08-28 | 1987-03-05 | Nec Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003510753A (ja) * | 1999-09-28 | 2003-03-18 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | ビット線間の結合雑音を低減するアーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766657B2 (ja) | 1995-07-19 |
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