JPH01284932A - Access device to internal memory area - Google Patents
Access device to internal memory areaInfo
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- JPH01284932A JPH01284932A JP63115181A JP11518188A JPH01284932A JP H01284932 A JPH01284932 A JP H01284932A JP 63115181 A JP63115181 A JP 63115181A JP 11518188 A JP11518188 A JP 11518188A JP H01284932 A JPH01284932 A JP H01284932A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、内部メモリとのデータの授受を直接に行なえ
る内部メモリ領域へのアクセス装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an access device for an internal memory area that can directly exchange data with an internal memory.
(従来の技術)
従来から、システムが異常な状態に陥って、正常なルー
トでは内部メモリのデータを取り出すことができなくな
った場合に、その内部メモリに格納されたデータを失わ
ずに取り出す技術が種々に開発されている。(Prior art) Conventionally, there has been a technology to retrieve the data stored in the internal memory without losing it when the system falls into an abnormal state and the data in the internal memory cannot be retrieved through the normal route. Various types have been developed.
その1つには、外部記憶手段を利用する方法があり、そ
れ以外の方法としては、内部メモリをシステムから物理
的に分離可能な状態で組み立てておき、システムがダウ
ンした場合には内部メモリを他のシステムに差し換える
ものである。この後者の方法では、プリント基板(PC
B)などが利用される。One method is to use external storage means, and another method is to assemble the internal memory so that it can be physically separated from the system, so that if the system goes down, the internal memory can be removed. This is a replacement for another system. This latter method uses a printed circuit board (PC
B) etc. are used.
(発明が解決しようとする課題)
このような従来の技術では、システムの価格が高くなり
、かつシステム構成上の自由度が低下する等の欠点があ
った。また、システムがソフトウェア上のトラブルで異
常状態になった場合でも、ハードウェアの交換で対処す
る必要があるため、コスト的な面での問題も大きかった
。(Problems to be Solved by the Invention) Such conventional techniques have drawbacks such as an increase in the price of the system and a decrease in the degree of freedom in system configuration. Furthermore, even if the system were to go into an abnormal state due to a software problem, it would have to be dealt with by replacing the hardware, posing a major cost problem.
本発明は、上記課題を解決するためになされたもので、
システムが異常な状態に陥って、正常なルートでは内部
メモリのデータを取り出すことができないときに、内部
メモリとデータの授受を行なえる内部メモリ領域へのア
クセス装置を提供することを目的としている。The present invention was made to solve the above problems, and
The purpose of the present invention is to provide an access device to an internal memory area that can exchange data with the internal memory when the system is in an abnormal state and the data in the internal memory cannot be retrieved through a normal route.
(課題を解決するための手段)
本発明によれば、内部メモリを有する電子回路のシステ
ムダウンに際して該内部メモリとデータの授受を行なう
内部メモリ領域へのアクセス装置において、前記電子回
路のメモリバスと接続される外部インタフェイスと、こ
の外部インタフェイスを経由してシステム外部から所定
の制御信号を入力する制御信号発生手段および前記内部
メモリに接続されるバックアップメモリを含む外部デバ
イスとから構成される内部メモリ領域へのアクセス装置
を提供できる。(Means for Solving the Problems) According to the present invention, in an access device for an internal memory area that exchanges data with the internal memory when the system of an electronic circuit having an internal memory goes down, a memory bus of the electronic circuit is provided. An internal device comprising an external interface to be connected, a control signal generating means for inputting a predetermined control signal from outside the system via this external interface, and an external device including a backup memory connected to the internal memory. A device for accessing a memory area can be provided.
(作用)
本発明の内部メモリ領域へのアクセス装置は、前記制御
信号により強制的にシステムを停止させ、その間に前記
外部デバイスが前記インタフェイスからメモリバスにア
クセスし、所定のメモリ内容をロードあるいはセーブす
るようにしたことを特徴としている。(Function) The device for accessing an internal memory area of the present invention forcibly stops the system using the control signal, and during that time, the external device accesses the memory bus from the interface to load or load predetermined memory contents. The feature is that it saves.
(実施例)
以下、本発明の一実施例を図面に従って詳細に説明する
。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
図面に示されたブロック図は、入出力装置1と、これが
接続可能に構成された対象となるシステムである。入出
力装置1は、RAM (ランダムアクセスメモリ)等の
所定の容量を有するバックアップメモリ3が設けられ、
他方、対象となるシステム2側には、予めこの入出力装
置1に接続可能な外部インタフェイス4が設けられてい
る。システム2は、CPU5、RAM6、メモリ制御回
路7等から構成され、その内部メモリパス8は上記外部
インタフェイス4に接続されている。The block diagram shown in the drawings shows an input/output device 1 and a target system to which this device is connectable. The input/output device 1 is provided with a backup memory 3 having a predetermined capacity such as RAM (random access memory),
On the other hand, an external interface 4 connectable to the input/output device 1 is provided in advance on the target system 2 side. The system 2 is composed of a CPU 5, a RAM 6, a memory control circuit 7, etc., and its internal memory path 8 is connected to the external interface 4.
こうしたRAM6など内部メモリを有する電子回路シス
テム2は、そのシステムダウンに際して該内部メモリと
データの授受を行なうためには、まず、CPU5の機能
を停止する必要がある。上記入出力装置1は、このため
の停止制御信号を発生する停止制御信号発生回路9と、
メモリ制御回路7を制御して、RAM6の所定領域にア
クセスするための制御信号発生回路10とを有している
。そして、上記外部インタフェイス4に対応する接続手
段4′により、システム2が異常状態に陥って正常なル
ートではメモリ内容を吐き出せなくなった場合に、上記
バックアップメモリ3との間でデータの授受を行なうよ
うにしている。In the electronic circuit system 2 having an internal memory such as the RAM 6, in order to exchange data with the internal memory when the system goes down, it is first necessary to stop the function of the CPU 5. The input/output device 1 includes a stop control signal generation circuit 9 that generates a stop control signal for this purpose;
The memory control circuit 7 also includes a control signal generation circuit 10 for controlling the memory control circuit 7 and accessing a predetermined area of the RAM 6. The connection means 4' corresponding to the external interface 4 is used to exchange data with the backup memory 3 when the system 2 falls into an abnormal state and cannot output the memory contents through the normal route. That's what I do.
即ち、上記外部インタフェイス4によりバックアップメ
モリ3を内部メモリパス8と接続し、同時にシステムを
停止させるための信号をCPU5に供給する。その後、
システムが停止1ノている間に、メモリアクセスに必要
な疑似的な制御信号を制御信号発生回路10から入力し
、例えばバックアップメモリ3に容易されているデータ
を内部メモリにロードし、あるいはRAM6から読み出
して、バックアップメモリ3内にセーブすることができ
る。制御信号発生回路10で、RAM6あるいはバック
アップメモリ3のアドレス指定を可能にしておき、シス
テムダウンした電子回路システムに換えて、データを破
壊することなしに他のシステムにそのデータを8転する
ことができる。That is, the backup memory 3 is connected to the internal memory path 8 through the external interface 4, and at the same time, a signal for stopping the system is supplied to the CPU 5. after that,
While the system is stopped, a pseudo control signal necessary for memory access is input from the control signal generation circuit 10, and data stored in the backup memory 3 is loaded into the internal memory, or from the RAM 6. It can be read out and saved in the backup memory 3. The control signal generation circuit 10 enables address specification of the RAM 6 or the backup memory 3, and the data can be transferred to another system without destroying the data in place of the electronic circuit system that has gone down. can.
このように、上記実施例の方法によれば、システムの自
由度を損なうことなく、システムダウンに対処すること
ができる。In this way, according to the method of the above embodiment, it is possible to cope with a system failure without impairing the degree of freedom of the system.
以上、この発明をある程度詳細にその最も好ましい実施
態様について説明したが、その好ましい実施態様の説明
は、構成の詳細な部分についての変形、特許請求の範囲
に記載された本発明の精神に反しない限りでの種々な変
形、あるいはそれらを組み合わせたものに変更すること
ができることは明らかである。As above, this invention has been described in some detail with respect to its most preferred embodiment, but the description of the preferred embodiment does not include variations in detailed parts of the configuration or contrary to the spirit of the invention as described in the claims. It is clear that various modifications or combinations thereof may be made.
(発明の効果)
以上説明したように、本発明によれば、対象となるシス
テムのCPUが正常に動作しない場合でも、メモリ内容
を外部から読み取り、あるいは外部から所定の内容を所
定の領域に書き込むことが可能となり、しかも、システ
ムの保守性を損なわずに自由なシステム構成ができ、コ
スト的にも従来方法に比較して有利な内部メモリ領域へ
のアクセス装置を提供できる。(Effects of the Invention) As explained above, according to the present invention, even if the CPU of the target system does not operate normally, memory contents can be read from the outside or predetermined contents can be written to a predetermined area from the outside. Furthermore, it is possible to provide a device for accessing an internal memory area that allows for free system configuration without impairing system maintainability and is cost-effective compared to conventional methods.
図は、本発明の一実施例を示すブロック図である。
1・・・入出力装置、2・・・対象となるシステム、3
・・・バックアップメモリ。
特許出願人 ファナック株式会社
代 理 人 弁理士 辻 實The figure is a block diagram showing one embodiment of the present invention. 1... Input/output device, 2... Target system, 3
...Backup memory. Patent applicant Representative of FANUC Co., Ltd. Patent attorney Minoru Tsuji
Claims (3)
際して該内部メモリとデータの授受を行なう内部メモリ
領域へのアクセス装置において、前記電子回路のメモリ
バスと接続される外部インタフェイスと、この外部イン
タフェイスを経由してシステム外部から所定の制御信号
を入力する制御信号発生手段および前記内部メモリに接
続されるバックアップメモリを含む外部デバイスとから
構成され、前記制御信号により強制的にシステムを停止
させ、その間に前記外部デバイスが前記インタフェイス
からメモリバスにアクセスし、所定のメモリ内容をロー
ドあるいはセーブするようにしたことを特徴とする内部
メモリ領域へのアクセス装置。(1) In an access device for an internal memory area that exchanges data with the internal memory when the system of an electronic circuit having an internal memory goes down, an external interface connected to a memory bus of the electronic circuit, and an external interface connected to the memory bus of the electronic circuit; and an external device including a backup memory connected to the internal memory. An apparatus for accessing an internal memory area, wherein the external device accesses the memory bus from the interface to load or save predetermined memory contents.
プメモリを有することを特徴とする請求項(1)に記載
め内部メモリ領域へのアクセス装置。(2) The device for accessing an internal memory area according to claim 1, wherein the external device has a backup memory configured as RAM.
ら入力される制御信号には、CPUを停止させる停止制
御信号と、内部メモリに対する転送制御信号とが含まれ
ることを特徴とする請求項(1)に記載の内部メモリ領
域へのアクセス装置。(3) Claim (1) characterized in that the control signals input from the external device via the external interface include a stop control signal for stopping the CPU and a transfer control signal for the internal memory. The device for accessing the internal memory area described in .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63115181A JPH01284932A (en) | 1988-05-12 | 1988-05-12 | Access device to internal memory area |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63115181A JPH01284932A (en) | 1988-05-12 | 1988-05-12 | Access device to internal memory area |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01284932A true JPH01284932A (en) | 1989-11-16 |
Family
ID=14656361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63115181A Pending JPH01284932A (en) | 1988-05-12 | 1988-05-12 | Access device to internal memory area |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01284932A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05346894A (en) * | 1992-06-15 | 1993-12-27 | Funai Denki Kenkyusho:Kk | Data receiving terminal and information transfer system of computer |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS554677A (en) * | 1978-06-28 | 1980-01-14 | Fujitsu Ltd | Main memory dump system |
-
1988
- 1988-05-12 JP JP63115181A patent/JPH01284932A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS554677A (en) * | 1978-06-28 | 1980-01-14 | Fujitsu Ltd | Main memory dump system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05346894A (en) * | 1992-06-15 | 1993-12-27 | Funai Denki Kenkyusho:Kk | Data receiving terminal and information transfer system of computer |
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