JPH01278088A - 複合回路基板およびその製造方法 - Google Patents
複合回路基板およびその製造方法Info
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- JPH01278088A JPH01278088A JP10779788A JP10779788A JPH01278088A JP H01278088 A JPH01278088 A JP H01278088A JP 10779788 A JP10779788 A JP 10779788A JP 10779788 A JP10779788 A JP 10779788A JP H01278088 A JPH01278088 A JP H01278088A
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Links
- 239000002131 composite material Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000000919 ceramic Substances 0.000 claims abstract description 27
- 239000004020 conductor Substances 0.000 claims description 17
- 238000010304 firing Methods 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 230000008602 contraction Effects 0.000 abstract 1
- 238000007639 printing Methods 0.000 description 20
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、焼結したセラミック多層配線基板の上にさら
に厚膜印刷回路を接続する高精度で信頼性の高い複合回
路基板およびその製造方法に関する。
に厚膜印刷回路を接続する高精度で信頼性の高い複合回
路基板およびその製造方法に関する。
［技術前景］
セラミック多層配線基板の製造方法を大別すると、■グ
リーンシート積層法、■グリーンシート印刷法、■厚膜
印刷法の三つの方法に分けられる。
リーンシート積層法、■グリーンシート印刷法、■厚膜
印刷法の三つの方法に分けられる。
これらの方法の中で、グリーンシート積層法とグリーン
シート印刷法（以下グリーンシート法という）は、セラ
ミック材料が一般的なアルミナの場合、Ｗ、Ｍｏ等の高
融点金属を導体材料として使用し、これらを約１６００
℃還元雰囲気中で一体焼成することで多層配線基板
を得るが、前記導体材料は導通抵抗が高く、しかも表面
露出部は酸化防止とはんだ性付与のためＡｕなとの貴金
属メツキの必要があり、また高温での一体焼成による収
縮率のバラツキから±１％近い寸法誤差を生じるため配
線パターンの精度が悪く、後工程での部品実装に支障を
きたすなどの問題点がある。さらに、後述する厚膜印刷
法で用いられる信頼性の高い厚膜用抵抗ペーストが焼成
雰囲気等との関係から使用できず、セラミック多層配線
基板に印刷抵抗を内蔵できないという欠点を有している
。
シート印刷法（以下グリーンシート法という）は、セラ
ミック材料が一般的なアルミナの場合、Ｗ、Ｍｏ等の高
融点金属を導体材料として使用し、これらを約１６００
℃還元雰囲気中で一体焼成することで多層配線基板
を得るが、前記導体材料は導通抵抗が高く、しかも表面
露出部は酸化防止とはんだ性付与のためＡｕなとの貴金
属メツキの必要があり、また高温での一体焼成による収
縮率のバラツキから±１％近い寸法誤差を生じるため配
線パターンの精度が悪く、後工程での部品実装に支障を
きたすなどの問題点がある。さらに、後述する厚膜印刷
法で用いられる信頼性の高い厚膜用抵抗ペーストが焼成
雰囲気等との関係から使用できず、セラミック多層配線
基板に印刷抵抗を内蔵できないという欠点を有している
。
一方、これに対し厚膜印刷法は、焼結ずみのアルミナ等
の基板上にＣｕ系、Ａｕ系、Ａｇ系など導通抵抗の低い
導体や絶縁体の厚膜用ペーストを使って多層回路を形成
する方法である。この方法は、厚膜用抵抗ペーストを用
いて印刷抵抗の形成が可能で、さらに厚膜用ペースト自
体が手軽に入手できることや製造も比較的容易で、しか
も厚膜用ペーストの焼成による平面収縮が無く、パター
ン精度が良いという利点がある。しかし、多層回路を形
成するための絶縁ペーストの絶縁性に対する信頼性が必
ずしも十分でなく実用面ではせいぜい２〜３層が限度と
されている。
の基板上にＣｕ系、Ａｕ系、Ａｇ系など導通抵抗の低い
導体や絶縁体の厚膜用ペーストを使って多層回路を形成
する方法である。この方法は、厚膜用抵抗ペーストを用
いて印刷抵抗の形成が可能で、さらに厚膜用ペースト自
体が手軽に入手できることや製造も比較的容易で、しか
も厚膜用ペーストの焼成による平面収縮が無く、パター
ン精度が良いという利点がある。しかし、多層回路を形
成するための絶縁ペーストの絶縁性に対する信頼性が必
ずしも十分でなく実用面ではせいぜい２〜３層が限度と
されている。
このため、最近これらの方法の利点を組み合わせて、グ
リーンシート法により作成したセラミック多層配線基板
の表面に設けたビアホールからの露出導体を介して、さ
らに厚膜印刷法で導体、抵抗などの厚膜印刷回路を接続
したいわゆる複合回路基板の実用化が進んでいる。
リーンシート法により作成したセラミック多層配線基板
の表面に設けたビアホールからの露出導体を介して、さ
らに厚膜印刷法で導体、抵抗などの厚膜印刷回路を接続
したいわゆる複合回路基板の実用化が進んでいる。
［発明が解決しようとする課［１１１
しかしながら、この複合回路基板におけるグリーンシー
ト法と厚膜印刷法との技術的接点となるセラミック多層
配線基板の表面に設けられた露出導体を含むビアホール
の位置精度は、前述したグリーンシート法による一体焼
成時の収縮率のバラツキから通常±１％近い距離比例的
な誤差を生じ、後工程での厚膜印刷法による接続用パタ
ーンとのズレが避けられず、厚膜印刷回路パターン印刷
時の位置合わせ作業が極めて繁雑で、なおかつ接続不良
が多く発生するするという問題点がある。このズレによ
る接続不良を防止するためにビアホールの寸法や接続用
パターンを大きくせざるをえず、複合回路基板の配線密
度を高めるうえで重大な問題となっている。
ト法と厚膜印刷法との技術的接点となるセラミック多層
配線基板の表面に設けられた露出導体を含むビアホール
の位置精度は、前述したグリーンシート法による一体焼
成時の収縮率のバラツキから通常±１％近い距離比例的
な誤差を生じ、後工程での厚膜印刷法による接続用パタ
ーンとのズレが避けられず、厚膜印刷回路パターン印刷
時の位置合わせ作業が極めて繁雑で、なおかつ接続不良
が多く発生するするという問題点がある。このズレによ
る接続不良を防止するためにビアホールの寸法や接続用
パターンを大きくせざるをえず、複合回路基板の配線密
度を高めるうえで重大な問題となっている。
また、厚膜印刷法によりパターン印刷する場合、位置合
わせの基準として基板外周端面を利用するが、焼成した
セラミック多層配線基板は、その外周端面が波うつなど
寸法精度は必ずしも良くなく、厚膜パターン印刷工程で
の不具合の発生原因となっている。さらに、この複合回
路基板に半導体素子やチップ部品を搭載するに際し、厚
膜パターン自体の寸法精度は良いものの基板との位置合
わせ精度が悪いため自動化には至っていないのが現状で
ある。
わせの基準として基板外周端面を利用するが、焼成した
セラミック多層配線基板は、その外周端面が波うつなど
寸法精度は必ずしも良くなく、厚膜パターン印刷工程で
の不具合の発生原因となっている。さらに、この複合回
路基板に半導体素子やチップ部品を搭載するに際し、厚
膜パターン自体の寸法精度は良いものの基板との位置合
わせ精度が悪いため自動化には至っていないのが現状で
ある。
このため、本発明者は既に特開昭６１−８９９５号で厚
膜印刷法による接続用パターンフィルムを複数枚用意す
る方法を提案している。
膜印刷法による接続用パターンフィルムを複数枚用意す
る方法を提案している。
本発明の目的は、前記提案した研究をさらに進め、高密
度で信頼性の高い複合回路基板とその製造方法を提供す
ることにある。
度で信頼性の高い複合回路基板とその製造方法を提供す
ることにある。
［課題を解決するための手段］
前記課題を解決するために、本複合回路基板は基板外周
の少なくとも１端面が研磨され、かつセラミック多層配
線基板の表面に設けられたビアホールおよび／またはこ
のビアホールからの露出導体を介して接続する厚膜印刷
回路パターンのビアホールとの接続部の寸法、および／
または形状を、研磨端面あるいは中央からの距離に略比
例して変化させた複合回路基板であり、また、研磨され
たセラミック多層配線基板の端面を位置合わせの基準と
して厚膜印刷回路パターンを形成する製造方法である。
の少なくとも１端面が研磨され、かつセラミック多層配
線基板の表面に設けられたビアホールおよび／またはこ
のビアホールからの露出導体を介して接続する厚膜印刷
回路パターンのビアホールとの接続部の寸法、および／
または形状を、研磨端面あるいは中央からの距離に略比
例して変化させた複合回路基板であり、また、研磨され
たセラミック多層配線基板の端面を位置合わせの基準と
して厚膜印刷回路パターンを形成する製造方法である。
［作用］
研磨したセラミック多層配線基板の端面を基準に位置合
わせを行うことで精度高く厚膜印刷回路パターンが形成
され、さらに、焼成収縮バラツキによるセラミック多層
配線基板ビアホールの距離比例的な位置ズレに対しては
、これに対応してあらかじめ設計段階でビアホール、厚
膜印刷回路パターンのビアホールとの接続部の寸法、形
状をそれぞれに、または組み合わせて変化させることで
、ズレによるロスが大幅に軽減できる。
わせを行うことで精度高く厚膜印刷回路パターンが形成
され、さらに、焼成収縮バラツキによるセラミック多層
配線基板ビアホールの距離比例的な位置ズレに対しては
、これに対応してあらかじめ設計段階でビアホール、厚
膜印刷回路パターンのビアホールとの接続部の寸法、形
状をそれぞれに、または組み合わせて変化させることで
、ズレによるロスが大幅に軽減できる。
［実施例］
以下、本発明の実施例を図面により説明する。
実施例１
第１図は焼成したセラミック多層配線基板の平面図で、
斜線部分は後工程での厚膜パターン印刷時の位置合わせ
基準として使用するための端面研磨予定部分である。
斜線部分は後工程での厚膜パターン印刷時の位置合わせ
基準として使用するための端面研磨予定部分である。
まず、外形寸法３０ｍｍ Ｘ ３Ｑ■謙のアルミナセラ
ミック多層配線基板を得るために、焼成時の寸法バラツ
キ１％と研磨式０．２ｗｎを設計時点であらかじめ見込
んで３０．５Ｘ ３０．５ｓｎと各０．５ｍｍ大きく設
定した寸法により、通常のグリーンシート法によりＷ導
体層とアルミナ絶縁層とを交互に印刷し、表面絶縁層に
下部導体を露出させたビアホールを多数有する未焼成の
多層配線基板を用意する。この場合、ビアホールの寸法
、形状は第１図に示す通り位置合わせ基準面となる斜線
部分の２辺を起点として、焼成後予想される±１％の位
置ズレをカバーするために、最小０．２５Ｘ Ｏ，２５
龍から最大０．５５Ｘ０．５５ｍ■の範囲でほぼ距離に
比例して寸法、形状を変化させた設計とし、ビアポール
がら露出する内部導体パターンについても同様とする。
ミック多層配線基板を得るために、焼成時の寸法バラツ
キ１％と研磨式０．２ｗｎを設計時点であらかじめ見込
んで３０．５Ｘ ３０．５ｓｎと各０．５ｍｍ大きく設
定した寸法により、通常のグリーンシート法によりＷ導
体層とアルミナ絶縁層とを交互に印刷し、表面絶縁層に
下部導体を露出させたビアホールを多数有する未焼成の
多層配線基板を用意する。この場合、ビアホールの寸法
、形状は第１図に示す通り位置合わせ基準面となる斜線
部分の２辺を起点として、焼成後予想される±１％の位
置ズレをカバーするために、最小０．２５Ｘ Ｏ，２５
龍から最大０．５５Ｘ０．５５ｍ■の範囲でほぼ距離に
比例して寸法、形状を変化させた設計とし、ビアポール
がら露出する内部導体パターンについても同様とする。
次いで、これらを１６００”Ｃ還元雰囲気中にて一体焼
成しセラミック多層配線基板１を得、焼成時の収縮バラ
ツキに応じて第１図斜線部分（研磨加工部４）を最大０
．８禦■最小０．２ｕ＋研磨加工する。このため、研磨
予定部分には配線を設けない設計とすることは、いうま
でもない。
成しセラミック多層配線基板１を得、焼成時の収縮バラ
ツキに応じて第１図斜線部分（研磨加工部４）を最大０
．８禦■最小０．２ｕ＋研磨加工する。このため、研磨
予定部分には配線を設けない設計とすることは、いうま
でもない。
つづいて、ビアホール２がらの導体露出部表面保護のた
めにＮｉ等のメツキを施した後、研磨端面を基準に厚膜
用Ｃｕペースト、抵抗用ペーストを用いて印刷し、約９
００ ’Ｃ窒素雰囲気中にて焼成する。
めにＮｉ等のメツキを施した後、研磨端面を基準に厚膜
用Ｃｕペースト、抵抗用ペーストを用いて印刷し、約９
００ ’Ｃ窒素雰囲気中にて焼成する。
その後、樹脂コート印刷、硬化して複合回路基板を得た
。
。
なお、上記の厚膜用Ｃｕペーストを印刷する厚膜印刷回
路パターンのビアホールとの接続部の寸法、形状を研磨
端面がらの距離に略比例して変化させることもできる。
路パターンのビアホールとの接続部の寸法、形状を研磨
端面がらの距離に略比例して変化させることもできる。
実施例２
外形寸法３０Ｘ８０ｍｍと寸法が大きい場合であって、
実施例１と異なる点についてのみ説明する。
実施例１と異なる点についてのみ説明する。
第２図に示した通りダミ一部分５を設け、このダミ一部
分５の基板長辺方向中央にピン穴（切り欠きでもよい）
３を設ける。厚膜パターン印刷時このピン穴３を長辺方
向の印刷位置合わせ基準とすることにより、ビアホール
、厚膜パターン接続部の寸法、形状の長辺方向の変化量
を基板端面を位置合わせの基準とする場合に比較して半
分とすることができる。
分５の基板長辺方向中央にピン穴（切り欠きでもよい）
３を設ける。厚膜パターン印刷時このピン穴３を長辺方
向の印刷位置合わせ基準とすることにより、ビアホール
、厚膜パターン接続部の寸法、形状の長辺方向の変化量
を基板端面を位置合わせの基準とする場合に比較して半
分とすることができる。
以上の結果、厚膜パターン印刷時の位置合わせは極めて
簡単となり、しかもビアホール部の接続不良は見られな
かった。
簡単となり、しかもビアホール部の接続不良は見られな
かった。
また、前述の実施例１の寸法設定でビアホールの位置分
布が均一として、ビアホール総面積を試算すると、従来
のビアホールや接続パターンの寸法をズレ対策のために
一律に機械的に大きく設計する場合に比較して、本発明
の方法によるとビアホール総面積はほぼ半分ですみ、複
合回路基板の配線密度を高める点で大きな効果を有する
ことがわかる。
布が均一として、ビアホール総面積を試算すると、従来
のビアホールや接続パターンの寸法をズレ対策のために
一律に機械的に大きく設計する場合に比較して、本発明
の方法によるとビアホール総面積はほぼ半分ですみ、複
合回路基板の配線密度を高める点で大きな効果を有する
ことがわかる。
なお、セラミック層と配線導体層とを交互に積層し一体
焼成してなるセラミック多層配線基板の作製は上記印刷
による積層のはがグリーンシートを積層して多層にする
こともできる。
焼成してなるセラミック多層配線基板の作製は上記印刷
による積層のはがグリーンシートを積層して多層にする
こともできる。
なお、セラミック材料としてはアルミナのほかにムライ
ト、ジルコニア、窒化アルミニューム等のファインセラ
ミックスを、導体層としてはＷのほかにＭｏやＮｏ／
Ｗを、厚膜ペースト−としはＣｕ系のほかにＡｇ系、Ａ
ｕ系を用いることもできる。
ト、ジルコニア、窒化アルミニューム等のファインセラ
ミックスを、導体層としてはＷのほかにＭｏやＮｏ／
Ｗを、厚膜ペースト−としはＣｕ系のほかにＡｇ系、Ａ
ｕ系を用いることもできる。
［発明の効果〕
本発明によれば、従来にない寸法精度の優れた複合回路
基板を工業的には一般的な手段で製造できる点で、極め
て実用的である。またこの複合回路基板を使用して付加
価値をつける後工程において、研磨端面を利用できるの
で、チップ部品の搭載、ワイヤーボンド等の組立ライン
での自動実装を可能とする点でも、極めて優れた効果を
有している。
基板を工業的には一般的な手段で製造できる点で、極め
て実用的である。またこの複合回路基板を使用して付加
価値をつける後工程において、研磨端面を利用できるの
で、チップ部品の搭載、ワイヤーボンド等の組立ライン
での自動実装を可能とする点でも、極めて優れた効果を
有している。
第１図は実施例１のセラミック多層配線基板の平面図で
、第２図は実施例２のセラミック多層配線基板の平面図
、いずれも斜線部は研磨加工予定部分である。 １・・・セラミック多層配線基板、２・・・ビアホール
、３・・・ピン穴、４・・・研磨加工部、５・・・ダミ
一部分。
、第２図は実施例２のセラミック多層配線基板の平面図
、いずれも斜線部は研磨加工予定部分である。 １・・・セラミック多層配線基板、２・・・ビアホール
、３・・・ピン穴、４・・・研磨加工部、５・・・ダミ
一部分。
Claims (2)
- （１）セラミック層と配線導体層とを交互に積層し一体
焼成してなるセラミック多層配線基板の、表面ビアホー
ルからの露出導体を介して、さらに厚膜印刷回路を接続
した複合回路基板において、該複合回路基板の少なくと
も１端面が研磨され、かつ前記ビアホールおよび／また
は前記厚膜印刷回路の前記ビアホールとの接続部の寸法
および／または形状を、前記研磨された端面あるいは中
央からの距離に略比例して変化させたことを特徴とする
複合回路基板。 - （２）セラミック層と配線導体層とを交互に積層し一体
焼成してなるセラミック多層配線基板の、表面ビアホー
ルからの露出導体を介して、さらに厚膜印刷回路を接続
する複合回路基板の製造方法において、前記セラミック
多層配線基板の少なくとも１端面を研磨した後、該研磨
端面を位置合わせの基準として前記厚膜印刷回路をを形
成することを特徴とする複合回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10779788A JPH01278088A (ja) | 1988-04-30 | 1988-04-30 | 複合回路基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10779788A JPH01278088A (ja) | 1988-04-30 | 1988-04-30 | 複合回路基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278088A true JPH01278088A (ja) | 1989-11-08 |
Family
ID=14468273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10779788A Pending JPH01278088A (ja) | 1988-04-30 | 1988-04-30 | 複合回路基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01278088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140765A (ja) * | 1992-10-29 | 1994-05-20 | Kyocera Corp | 受動部品内蔵型多層回路基板及び受動部品調整方法 |
-
1988
- 1988-04-30 JP JP10779788A patent/JPH01278088A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140765A (ja) * | 1992-10-29 | 1994-05-20 | Kyocera Corp | 受動部品内蔵型多層回路基板及び受動部品調整方法 |
| JP2860212B2 (ja) * | 1992-10-29 | 1999-02-24 | 京セラ株式会社 | 受動部品内蔵型多層回路基板及び受動部品調整方法 |
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