JPH01270106A - プログラマブル・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブル・コントローラに関し、特に論
理演算の処理速度を向上さ−Ｕ・たプログラマブル・コ
ントローラに関する。

〔従来の技術〕

プログラマブル・コントローラでは制御対象が複雑、高
度化するのと、プログラマブル・コントローラに使用さ
れる半導体素子の進歩によって、より高速処理が要求さ
れている。

このような要求に対して、従来のプログラマブル・コン
トローラでは、特に論理演算速度を高めるためＰＬＤ　
（プログラマブル・ロジック・デバイス）を用いて全論
理演算を同時に行う方式が提案されていた。これは論理
式をすべて論理積の和（Ｓｕｍ　　ｏｆ　　ｐｒｏｄｕ
ｃｔ）の形に表わしＲＯＭあるいはＲＡＭでプログラム
されるＡＮＤ、ＯＲ素子の組合せによって演算を瞬時に
行なえるものであった。

〔発明が解決しようとする課題］ 上記の方式は非常に高速ではあったが、入出力ビット数
が多（なるとＲＯＭまたはＲＡＭおよびＰＬＤのビット
数が、飛躍的に増大し、これが実用化するうえでの障害
となっていた。

また、演算は高速化できてもＰＬＤでは内部的な出力は
あっても、外部に出力するためのチップのビン数が限定
されるので、実際には入出力データの転送時間が相当か
かり、システム全体としては必ずしも高速化できないと
いう問題があった。

本発明はこのような点に檻みてなされたものであり、論
理演算が高速で、ＬＳＩ化が容易なプログラマブル・コ
ントローラを提供することを目的とする。

〔課題を解決するための手段〕

本発明では上記課題を解決するために、論理演算を高速
に実行するプログラマブル・コントローラにおいて、 複数の入出力ビットのアドレスを同時に読み出せ、複数
のプログラムコードを格納するプログラムメモリと、 該プログラムコードの選択コードに従って複数の入出力
信号を選択し、論理積演算を実行するマルチプレクサ・
アンド・アレイと、 前記マルチプレクサ・アンド・アレイの出力間の論理和
演算を行う論理和演算器と、 前記入出力信号を格納するための入力レジスタと、 出力信号を格納する出力レジスタと、 中間的な演算結果を一時記憶する一時記憶レジスタと、 を有することを特徴とするプログラマブル・コントロー
ラが、 提供される。

〔作用〕

プログラムメモリから読み出されるプログラムコードに
は演算部に与えられる複数の選択コード（ビットポイン
タ）が含まれており、これによって複数のビットがデー
タマルチプレクサを通じて同時にアンド演算部に加えら
れる。

マルチプレクサ・アンド・アレイ等の演算部は小規模な
ＰＬＡ構造とすることができ、プログラムステップ数に
かかわらず、サイズは一定でありＬＳＩが容易である。

また、演算結果は出力レジスタあるいはＴレジスタに蓄
えられると同時に外部にシリアル出力する。論理演算は
クロックにあわせてシリアルに入ってくる入力データの
タイミングに同期して行われる。つまり、入出力のスキ
ャンタイムと論理演算のサイクルタイムは同一となる。

〔実施例〕

以下本発明の一実施例を図面に基づいて説明する。

第１図は、本発明のＰＣの構成図である。図において、
１はプログラムカウンタであり、２はデコーダ、３はプ
ログラムメモリであり、実行すべきプログラマブル・コ
ントローラのラダープログラムが格納されており、プロ
グラムカウンタ１の番号に対応して、プログラムコード
５０が出力される。プログラムコード５０の詳細は後述
する。

４はマルチプレクサ・アンド・アレイであり、入出力信
号の論理積演算を実行する。その詳細は後述する。５は
論理積演算された出力の論理和演算を行うオア回路であ
る。６は人力レジスタ、７は演算結果の出力を記↑αす
る出力レジスタ、８は演算結果を一時記憶する一時記憶
レジスタ（以後Ｔレジスタと称する）、９はクロック回
路である。

大力クロックが入ってくると入力レジスタ６にデータが
順次蓄えられ、同時にプログラムカウンタ１がカウント
アツプする。プログラムカウンタ１の出力はプログラム
メモリ３の列（ＲＯＷ）デコーダ２に与えられ、プログ
ラムメモリ３からはプログラムコード５０が読出される
。

続出されたプログラムコード５０はマルチプレクサ・ア
ンド・アレイ４に与えられる。マルチプレクサ・アンド
・アレイ４はデータ入力として入力レジスタ６のほか出
力レジスタ７及びＴレジスタ８のデータを読み、複数の
ＡＮＤ演算を同時に行う。

オア回路５はＡＮＤ演算の出力の論理和をとり、出力レ
ジスタ７、またはＴレジスタ８に人力する。

どちらに入力するかは、プログラムコードによって決め
られる。１つの出力を得るための論理式において積項が
マルチプレクサ・アンド・アレイ４の演算できる数、あ
るいは和項の数がオア回路５で処理できる数を上回る場
合は演算結果は出力レジスタ７でなく、Ｔレジスタ８に
中間結果として転送され、次のステップでマルチプレク
サ・アンド・アレイ４の入力として用いられる。クロッ
ク回路はこのように出力レジスタ７とＴレジスタ８の制
御を行う。

第２図はマルチプレクサ・アンド・アレイの構成図であ
る。図において、４はマルチプレクサ・アンド・アレイ
であり、ｎ個のマルチプレクサ・アンド・セル１１〜ｉ
ｎから構成されている。ｎは論理式における和項の数に
相当し、演算処理する論理式と、ＬＳＩのサイズ等を考
慮して決定する。

各マルチプレクサ・アンド・セル１１〜１ｎはプログラ
ムメモリ４からのプログラムコード５０に従って、人力
レジスタ６、出力レジスタ７あるいはＴレジスタ８から
のデータから、論理演算すべき信号を選択し、論理積演
算を実行し、その結果をオア回路５に出力する。オア回
路５はマルチプレクサ・アンド・アレイ４の出力の論理
和を演算し、各出力が得られる。

第３図にマルチプレクサ・アンド・セルの構成図を示す
。図において、１１はマルチプレクサ・アンド・セルで
あり、ｍ個のマルチプレクサ２１〜２ｍとその出力に排
他的論理和ゲート３１〜３ｍが接続されている。各排他
的論理和ゲート３１〜３ｍの出力はアンドゲート４０に
接続され、論理積が出力される。

ｍは論理式における積項の数に相当する。排他的論理和
ゲート３１〜３ｍは入力データの論理極性を変換するも
のである。各マルチプレクサ３１〜３ｍにはプログラム
メモリ４からのプログラムコード５０の８亥当するブロ
ック５１〜５ｍが人力される。このブロック５１〜５ｍ
によって、各マルチプレクサ２１〜２ｍは入力信号を選
択し、さらにその極性を排他的論理和ゲート３１〜３ｍ
によづて変更する。

第４図にプログラムコードの例を示す０図において、５
０はプログラムコードであり、ｍ個のブロック５１〜５
ｍからなる。

５１は１個のブロックであり、５１ａは入力データの論
理極性を変換する極性ビットであり、ｒｏＪのときは入
力信号はそのままであり、ＶＩＪのときは人力信号を反
転させる。

５１ｂは入力データの選択コードであり、マルチプレク
サ２１に与えられ、入力信号を選択する。

以上説明したように、本プログラマブル・コントローラ
は次式で表される論理を１クロツクで実行することがで
きる。

Ｙ−Σ（ｒｌＸｉｊ） （ただし、ｉ＝ｌ〜ｎ、ｊ＝１＝ｍ） 第５図に実行すべきラダープログラムの例を示す０図に
おいて、積項の数、すなわち上記で説明したｍは８であ
り、和項の数、すなわち上記で説明したｎは３である。

このような、演算を１クロツクで実行することができる
。

勿論このようなｍ、ｎの数値は実際にプログラマブル・
コントローラが対象とすべさ、ラダープログラムあるい
は論理式及び使用できるＬＳＩのデバイスの条件等から
決定できる。また、１回で処理できない演算は演算の中
間結果をＴレジスタに記憶させ、適当な回数に分けて演
算することができる。

上記の説明ではラダープログラムについて説明したが、
他の二−モニック形式のプログラムについても同様に処
理することができる。いずれの形式でも論理的な演算は
共通であるからである。

〔発明の効果〕

以上説明したように、本発明ではプログラムメモリに格
納したプログラムコードをマルチプレクサ・アンド・ア
レイで実行するような構成にしたので、従来より小規模
なゲート数でよく、ＬＳＩ化が容易にできる。

また、マルチプレクサ・アンド・アレイ等の採用により
プログラムメモリのワードサイズも従来より小さくでき
るのでＬＳＩ化が容易である。

さらに、演算速度については、入出力転送速度と整合が
とれており、データを出力用に変換する等の処理が不要
で、システムとしての無駄がない構成となっている。

【図面の簡単な説明】 第１図は、本発明のプログラマブル・コントローラの構
成図、 第２図はマルチプレクサ・アンド・アレイの構成図、 第３図はマルチプレクサ・アンド・セルの構成図、 第４図はプログラムコードの例を示す図、第５図は実行
すべきラダープログラムの例を示す図である。 １・・・−・−・−・・−・プログラムカウンタ２・・
・−・−・−デコーダ ３−・−−−一−−・・・プログラムメモリ４−・−・
−−−一−−−−−マルチプレクサ・アンド・アレイ ５・・・−・−・−−−−オア回路 ６−・・・・・・・−・−・・−・入力レジスタ７・・
・−・−−一−−−−出力レジスタ８−・−・・−・・
−Ｔレジスタ ９・−・・・・−・・・−クロック回路１１〜１ｎ−・
−・−−−−−−一−・マルチプレクサ・アンド・セＪ
し

Claims (6)

【特許請求の範囲】
1. （１）論理演算を高速に実行するプログラマブル・コン
   トローラにおいて、 複数の入出力ビットのアドレスを同時に読み出せ、複数
   のプログラムコードを格納するプログラムメモリと、 該プログラムコードの選択コードに従って複数の入出力
   信号を選択し、論理積演算を実行するマルチプレクサ・
   アンド・アレイと、 前記マルチプレクサ・アンド・アレイの出力間の論理和
   演算を行う論理和演算器と、 前記入出力信号を格納するための入力レジスタと、 出力信号を格納する出力レジスタと、 中間的な演算結果を一時記憶する一時記憶レジスタと、 を有することを特徴とするプログラマブル・コントロー
   ラ。
2. （２）論理演算と入出力転送とを同じ速度で同期的に実
   行することを特徴とする特許請求の範囲第１項記載のプ
   ログラマブル・コントローラ。
3. （３）前記マルチプレクサ・アンド・アレイは複数個の
   マルチプレクサ・アンド・セルから構成されることを特
   徴とする特許請求の範囲第１項記載のプログラマブル・
   コントローラ。
4. （４）前記マルチプレクサ・アンド・セルは複数個のマ
   ルチプレクサと排他的論理和回路から構成されることを
   特徴とする特許請求の範囲第３項記載のプログラマブル
   ・コントローラ。
5. （５）前記プログラムコードは前記入出力信号を選択す
   る選択コードと、前記入出力信号の極性を変更する極性
   ビットから構成されていることを特徴とする特許請求の
   範囲第１項記載のプログラマブル・コントローラ。
6. （６）前記プログラマブル・コントローラを１個のチッ
   プにＬＳＩ化したことを特徴とする特許請求の範囲第１
   項記載のプログラマブル・コントローラ。