JPH01264232A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に適用して特に有効な技術に関す
るもので、特に、リード部分にワイヤボンディング用の
アライメントマークを設ける半導体装置に利用して有効
な技術に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a technique that is particularly effective when applied to semiconductor devices, and in particular, to a technique that is particularly effective when applied to semiconductor devices in which alignment marks for wire bonding are provided on lead portions. It is about effective techniques.
［従来の技術］
半導体集積回路の高集積化により、パッケージからの取
出しピン数が増え、従来のパッケージのように周辺部の
みを利用してリード線を取出すのでは限界が生じてきた
。そこで、 ＰＧＡ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ
）などのパッケージが用いられるようになってきた。[Prior Art] As semiconductor integrated circuits become more highly integrated, the number of pins that can be taken out from a package has increased, and there has been a limit to how much lead wires can be taken out using only the peripheral portions of conventional packages. Therefore, PGA (Pin Grid Array
) and other packages have come into use.
このようなパッケージを用いる半導体装置については、
例えば昭和６２年８月１日に日経マグロウヒル社から発
行された「日経マイクロデバイス」第５７頁〜第６９頁
に記載されている。その概要を説明すれば以下のとおり
である。For semiconductor devices using such packages,
For example, it is described in "Nikkei Microdevices" published by Nikkei McGraw-Hill on August 1, 1988, pages 57 to 69. The outline is as follows.
第３図および第４図にはプラスチックＰＧＡを用いた半
導体装置の一例が示されている。3 and 4 show an example of a semiconductor device using a plastic PGA.
これらの図面において符号１はガラス・エポキシまたは
トリアジン系の材料で形成されたプリント基板を表わし
ており、このプリント基板１の上面中央部には半導体チ
ップ２をマウントするための矩形のキャビティ３が設け
られている。このキャビティ３への半導体チップ２のマ
ウントはエポキシ系の接着剤または銀ペーストを介して
行なわれる。In these drawings, reference numeral 1 represents a printed circuit board made of glass epoxy or triazine-based material, and a rectangular cavity 3 for mounting a semiconductor chip 2 is provided in the center of the upper surface of this printed circuit board 1. It is being The semiconductor chip 2 is mounted in the cavity 3 using an epoxy adhesive or silver paste.
また、プリント基板１における上記キャビティ３を囲繞
する部分の上面には銅箔をエツチングすることによって
形成されたリード４が多数配され。Further, a large number of leads 4 formed by etching copper foil are disposed on the upper surface of the portion of the printed circuit board 1 surrounding the cavity 3.
このリード４の一側は上記半導体チップ２のボンディン
グパッド２ａに対して金ワイヤ６を介して電気的に接続
されると共に、リード４の他側はプリント基板１に垂設
されたリードビン５に電気的に接続されている。One side of the lead 4 is electrically connected to the bonding pad 2a of the semiconductor chip 2 via a gold wire 6, and the other side of the lead 4 is electrically connected to a lead bin 5 vertically disposed on the printed circuit board 1. connected.
さらに、この半導体装置においては、プリント基板１上
に、中央部に開ロアａが形成された封止枠（ダム）７が
固着されており、この封止枠７の開ロアａ内にはエポキ
シ系の樹脂がボッティングによって充填されている６
ところで、このような半導体装置の製造にあたっては、
ワイヤボンディングの際、パッケージの設置状態（傾き
９位置）や半導体チップ２のプリント基板１への固着状
態（傾き９位置）を認識し、その認識結果に基づいてワ
イヤボンディングがなされる。このため、リード４およ
び半導体チップ２にアライメントマークを設けている。Further, in this semiconductor device, a sealing frame (dam) 7 with an open lower a formed in the center is fixed on the printed circuit board 1, and an epoxy resin is placed inside the open lower a of the sealing frame 7. By the way, in manufacturing such semiconductor devices,
During wire bonding, the installation state of the package (tilt position 9) and the fixing state of the semiconductor chip 2 to the printed circuit board 1 (tilt position 9) are recognized, and wire bonding is performed based on the recognition results. For this reason, alignment marks are provided on the leads 4 and the semiconductor chip 2.
このうち半導体チップ２のアライメントマークとしては
。Among these, as an alignment mark for the semiconductor chip 2.
例えば、半導体チップ２内の特徴ある配線がそのまま用
いられる。For example, characteristic wiring within the semiconductor chip 2 can be used as is.
一方、リード４に設けられるアライメントマークは次の
ようにして構成されている。On the other hand, the alignment mark provided on the lead 4 is configured as follows.
即ち、第３図において符号４ａはリード４に付設された
アライメントマークを表わしており、このアライメント
マーク４は、角隅部に配されたり−ド４に設けられてい
る。このアライメントマーク４ａはリード４ａの側部を
一部膨出させ、この膨出部分に円形の切欠きを設けるこ
とによって構成されている。That is, in FIG. 3, reference numeral 4a represents an alignment mark attached to the lead 4, and this alignment mark 4 is arranged at a corner or provided on the lead 4. The alignment mark 4a is constructed by partially bulging the side of the lead 4a and providing a circular notch in the bulging portion.
また、第５図に示すように、リード４の一部を円形に切
欠くことによって構成される場合もある。Alternatively, as shown in FIG. 5, the lead 4 may be constructed by cutting out a part of the lead 4 in a circular shape.
［発明が解決しようとする課題］
しかしながら、最近の半導体集積回路においては益々高
集積化が進んでおり、リード４の本数が増える傾向にあ
る。そして、その場合には角隅部にもリード４を高密度
で配設する必要が生じ、対向線上に存在するリード・４
の側部を膨出させて該部に切欠きを設けることができな
くなる。また半導体集積回路の高集積化に伴って、リー
ド４の幅も益々狭くなる傾向にある。その結果、１本の
リード４内に円形の切欠きを設けることもできなくなる
。[Problems to be Solved by the Invention] However, recent semiconductor integrated circuits are becoming increasingly highly integrated, and the number of leads 4 tends to increase. In that case, it becomes necessary to arrange the leads 4 at a high density also in the corners, and the leads 4 existing on the opposing line
It becomes impossible to provide a notch in the side part of the part by bulging out the side part of the part. Furthermore, as semiconductor integrated circuits become more highly integrated, the width of the leads 4 tends to become narrower and narrower. As a result, it is no longer possible to provide a circular notch in one lead 4.
その結果、多ビン型の半導体装置にあっては。As a result, in multi-bin type semiconductor devices.
リードフレームを用いて製造される半導体装置のように
全ビン認識をあえて行なうか、別の新たなる工夫をしな
ければならなかった。Either we had to do all-bin recognition like in semiconductor devices manufactured using lead frames, or we had to come up with another new idea.
本考案は、かかる点に鑑みなされたもので、多ビン型の
半導体装置に適するアライメントマークを提供すること
を目的としている。The present invention has been devised in view of this point, and an object of the present invention is to provide an alignment mark suitable for a multi-bin type semiconductor device.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become clear from the description of this specification and the accompanying drawings.
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.
即ち、本発明に係る半導体装置は、隣合う２本のリード
の対向部分にそれぞれ切欠きを設け、それら切欠きによ
って区画される部分をアライメントマークとしたもので
ある。That is, in the semiconductor device according to the present invention, notches are provided in opposing portions of two adjacent leads, and the portions defined by the notches serve as alignment marks.
［作用］
上記した手段によれば、隣合う２本のリードの対向部分
にそれぞれ切欠きを設け、それら切欠きによって区画さ
れる部分をアライメントマークとしているので、アライ
メントマーク形成のために１本のリードが負担する切欠
き量が減少するという作用によって、リードの側部を膨
出させることなくアライメントマークの形成ができると
共に、リード幅の小さい半導体装置にも容易にアライメ
ントマークが形成できることになる。[Operation] According to the above-mentioned means, notches are provided in the opposing portions of two adjacent leads, and the portions divided by the notches are used as alignment marks. By reducing the amount of notch borne by the leads, alignment marks can be formed without bulging the sides of the leads, and alignment marks can be easily formed even in semiconductor devices with small lead widths.
［実施例］
以下、本発明に係る半導体装置の実施例を図面に基づい
て説明する。[Example] Hereinafter, an example of a semiconductor device according to the present invention will be described based on the drawings.
第１図および第２図には本発明に係る半導体装置が示さ
れている。1 and 2 show a semiconductor device according to the present invention.
同図において符号１１はガラス・エポキシまたはトリア
ジン系の材料から形成された矩形のプリント基板を表わ
している。このプリント基板１１の上面中央部には矩形
のキャビティ１３が設けられ、このキャビィティ１３に
は銀ペーストまたはエポキシ系の接着剤を介してゲート
アレイ、マイクロコンピュータ等の半導体チップ１２が
マウントされている。また、プリント基板１１にはキャ
ビティ１３の周辺部にリード１４が多数配設されている
。このリード１４は銅箔をエツチングすることによって
形成されており、リード１４の一側は上記半導体チップ
１２のボンディングパッド１２ａに対して金ワイヤ１６
を介して電気的に接続されると共に、リード１４の他側
はプリント基板１１に垂設されたり一ドピン１５に電気
的に接続されている。さらに、この半導体装置において
は。In the figure, reference numeral 11 represents a rectangular printed circuit board made of glass epoxy or triazine-based material. A rectangular cavity 13 is provided in the center of the upper surface of the printed circuit board 11, and a semiconductor chip 12 such as a gate array or a microcomputer is mounted in the cavity 13 via silver paste or epoxy adhesive. Further, a large number of leads 14 are arranged around the cavity 13 on the printed circuit board 11 . This lead 14 is formed by etching a copper foil, and one side of the lead 14 has a gold wire 16 connected to the bonding pad 12a of the semiconductor chip 12.
The other side of the lead 14 is vertically disposed on the printed circuit board 11 or is electrically connected to a dowel pin 15 . Furthermore, in this semiconductor device.
プリント基板１１の上面に、中央に開口部１７ａを有す
る封止枠（ダム）１７が載設され、この封止枠１７の開
口１７ａにはエポキシ系の樹脂がポツティングによって
充填されている。A sealing frame (dam) 17 having an opening 17a in the center is mounted on the upper surface of the printed circuit board 11, and the opening 17a of the sealing frame 17 is filled with epoxy resin by potting.
ここで、上記封止枠１７における開口１７ａ内に露出す
るリード１４のうち略対角線上に位置するリード部分に
はアライメントマーク１４ａが付されている。この実施
例の半導体装置においては。Here, among the leads 14 exposed in the opening 17a of the sealing frame 17, an alignment mark 14a is attached to a lead portion located approximately diagonally. In the semiconductor device of this embodiment.
各アライメントマーク１４ａは隣合う２本のり−ド１４
に跨って形成されている。Each alignment mark 14a is connected to two adjacent boards 14.
It is formed across the
つまり、隣合う２本のり−ド１４の対向部分には半月状
の切欠きがそれぞれ設けられ、それら切欠きによって区
画される部分がアライメントマーク１４ａとなされてい
る。In other words, half-moon-shaped notches are provided in opposing portions of two adjacent boards 14, and the portions defined by these notches serve as alignment marks 14a.
このアライメントマーク１４ａの認識は通常法のように
して行なわれる。Recognition of this alignment mark 14a is performed in the usual manner.
即ち、リード１４に光を投射して、その反射光をＣＯＤ
等によって検出し、アライメントマーク１４ａに合致す
る部分をデイスプレィ上で見出すことによってなされる
。そして、このリード１４に設けられたフライメントマ
ーク１４ａの認識によってパッケージの設置状態が検知
される。That is, light is projected onto the lead 14, and the reflected light is COD.
This is done by detecting the alignment marks 14a, etc., and finding a portion on the display that matches the alignment mark 14a. The installation state of the package is detected by recognizing the flight mark 14a provided on the lead 14.
一方、半導体チップ１２のパッケージへの固着状態は半
導体チップ１２に設けたアライメントマークを見出すこ
とによって検知される。On the other hand, the state of adhesion of the semiconductor chip 12 to the package is detected by finding the alignment mark provided on the semiconductor chip 12.
そうして、これら各状態が検知された後実際のワイヤボ
ンディングが施行される。After each of these conditions is detected, actual wire bonding is performed.
上記のように構成された半導体装置によれば次のような
効果を得ることができる。According to the semiconductor device configured as described above, the following effects can be obtained.
即ち、上記実施例の半導体装置によれば、隣合う２本の
り−ド１４の対向部分に切欠きをそれぞれ設け、それら
切欠きによって区画される部分をアライメントマーク１
４ａとして用いるようにしているので、アライメントマ
ーク１４ａの形成のため１本のり−ド１４に加わる負担
が軽減される。That is, according to the semiconductor device of the above embodiment, notches are provided in the opposing portions of two adjacent boards 14, and the portions defined by the notches are used as alignment marks 1.
4a, the burden placed on one guide 14 for forming the alignment mark 14a is reduced.
従って、多ピン型の半導体装置にも容易にアライメント
マーク１４ａを設けることが可能となる。Therefore, the alignment mark 14a can be easily provided even in a multi-pin type semiconductor device.
その結果、多ピン型半導体装置のワイヤボンディングの
スループットの向上が図れ、ひいては安価なる半導体装
置の提供が可能ζなる。As a result, it is possible to improve the throughput of wire bonding of a multi-pin type semiconductor device, and in turn, it becomes possible to provide an inexpensive semiconductor device.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.
例えば、上記半導体装置では、リード１４に半月状の切
欠きを設けるようにしているが、その切欠きの形状は上
記に限定されるものでないことは言うまでもない。For example, in the semiconductor device described above, the lead 14 is provided with a semicircular notch, but it goes without saying that the shape of the notch is not limited to the above.
また、上記半導体装置では、プラスチックＰＧＡを例に
説明したが、セラミックＰＧＡまたはＬＣＣ等にも適用
できる。Furthermore, although the above semiconductor device has been described using a plastic PGA as an example, it can also be applied to a ceramic PGA, LCC, or the like.
［発明の効果］
水頭において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。[Effects of the Invention] The effects obtained by the typical inventions disclosed in Suito are briefly described below.
即ち、本発明に係る半導体装置では、隣合う２本のリー
ドの対向部分に切欠きを設け、それら切欠きによって区
画された部分をアライメントマークとして用いるように
したので、多ピンのものにも容易にアライメントマーク
を施すことが可能となる。その結果、多ビン型の半導体
装置におけるワイヤボンディングの信頼性の向上を図れ
ることになる。That is, in the semiconductor device according to the present invention, notches are provided in the opposing portions of two adjacent leads, and the portions divided by the notches are used as alignment marks, so that it can be easily applied to devices with a large number of pins. It becomes possible to apply alignment marks to the As a result, the reliability of wire bonding in a multi-bin semiconductor device can be improved.
第１図は本発明に係る半導体装置の実施例の平面図、
第２図は第１図の半導体装置の縦断面図。
第３図は従来の半導体装置の平面図、
第４図は第３図の半導体装置の縦断面図。
第５図は従来の他の半導体装置の平面図である。
１１・・・・プリント基板、１２・・・・半導体チップ
、１４・・・・リード、１４ａ・・・・アライメントマ
ーク、１６・・・・金ワイヤ。
第 １ 図
第 ２ 図
第３図
第 ４ 図
第５図FIG. 1 is a plan view of an embodiment of a semiconductor device according to the present invention, and FIG. 2 is a longitudinal sectional view of the semiconductor device of FIG. 1. FIG. 3 is a plan view of a conventional semiconductor device, and FIG. 4 is a longitudinal sectional view of the semiconductor device shown in FIG. FIG. 5 is a plan view of another conventional semiconductor device. 11...Printed circuit board, 12...semiconductor chip, 14...lead, 14a...alignment mark, 16...gold wire. Figure 1 Figure 2 Figure 3 Figure 4 Figure 5
Claims (1)
に、その周辺部に多数のリードが配設され、さらに、一
部のリードにワイヤボンディング用のアライメントマー
クが施され、このアライメントマークの認識を通じて該
半導体チップのボンディングパッドと上記リードとをワ
イヤによって接続するようにされた半導体装置において
、隣合う２本のリードの対向部分に切欠きをそれぞれ設
け、それら切欠きによって区画された部分をアライメン
トマークとしたことを特徴とする半導体装置。 ２、対角位置あるいは対向位置にある各２本のリードに
切欠きをそれぞれ設けたことを特徴とする請求項１記載
の半導体装置。 ３、上記切欠きを半月状に形成したことを特徴とする請
求項１または請求項２記載の半導体装置。[Claims] 1. A semiconductor chip is fixed to the center of the upper surface of the substrate, and a large number of leads are arranged around the semiconductor chip, and some of the leads are provided with alignment marks for wire bonding. In a semiconductor device in which the bonding pads of the semiconductor chip and the leads are connected by wires through recognition of this alignment mark, notches are provided in the opposing parts of two adjacent leads, and the notches allow A semiconductor device characterized in that a partitioned portion is used as an alignment mark. 2. The semiconductor device according to claim 1, wherein each of the two leads at diagonal or opposing positions is provided with a notch. 3. The semiconductor device according to claim 1 or 2, wherein the notch is formed in a half-moon shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156888A JPH01264232A (en) | 1988-04-15 | 1988-04-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156888A JPH01264232A (en) | 1988-04-15 | 1988-04-15 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01264232A true JPH01264232A (en) | 1989-10-20 |
Family
ID=14030127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156888A Pending JPH01264232A (en) | 1988-04-15 | 1988-04-15 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01264232A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5216277A (en) * | 1991-10-31 | 1993-06-01 | National Semiconductor Corporation | Lead frames with location eye point markings |
-
1988
- 1988-04-15 JP JP9156888A patent/JPH01264232A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5216277A (en) * | 1991-10-31 | 1993-06-01 | National Semiconductor Corporation | Lead frames with location eye point markings |
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