KR200235610Y1

KR200235610Y1 - Stacked Semiconductor Package

Info

Publication number: KR200235610Y1
Application number: KR2019950028610U
Authority: KR
Inventors: 전흥섭
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1995-10-12
Filing date: 1995-10-12
Publication date: 2001-10-25
Also published as: KR970019778U

Abstract

본 고안은 적층형반도체 패키지에 관한 것으로, 종래의 반도체 패키지는 적층시 아웃 리드를 상,하로 일치시킨 후 접속시켜야 하므로 작업이 용이치 못하여 생산성이 저하되는 문제점이 있었고, 아웃 리드의 간격이 좁거나 미세할 경우 휨이 발생하는 문제점이 있었던 바, 본 고안은 몸체(10) 외측에 상,하방향으로 아웃 리드(11)를 감싸도록 설치하고, 그 반도체 패키지(P)를 다수개 적층한 후, 그 각각의 패키지(P)를 각각 도전성 접착부재(12)로 부착할 수 있도록 하여 종래보다 적층이 용이하고 작업성이 양호하여 생산성이 향상되는 효과가 있을뿐 아니라, 아웃 리드의 간격이 좁고 미세화 되더라도 휨이 발생치 않는 효과가 있다.The present invention relates to a laminated semiconductor package, and a conventional semiconductor package has a problem in that productivity is reduced due to difficulty in work because it is required to be connected after matching the out leads up and down during lamination, and the gap between the out leads is narrow or fine. When the bar has a problem that the warpage occurs, the present invention is installed so as to surround the outer lead 11 in the upper and lower directions on the outside of the body 10, and after stacking a plurality of the semiconductor package (P), Each package (P) can be attached to each of the conductive adhesive member 12, so that the stacking is easier than the conventional one, and the workability is good, so that the productivity is improved. This has no effect.

Description

Stacked Semiconductor Packages

제1도는 종래 기술에 의한 반도체 패키지의 구조를 보인 단면도.1 is a cross-sectional view showing the structure of a semiconductor package according to the prior art.

제2도는 종래 기술에 의한 반도체 패키지가 적층된 구조를 보인 단면도.2 is a cross-sectional view showing a stacked structure of a semiconductor package according to the prior art.

제3도는 본 고안에 의한 적층형 반도체 패키지들이 적층된 상태를 보인 것으로,3 illustrates a stacked semiconductor package according to the present invention,

제3(a)도는 정면도.3 (a) is a front view.

제3(b)도는 측면도.3 (b) is a side view.

제4도는 본 고안에 의한 적층형 반도체 패키지 제조방법의 일실시례를 설명하기 위한 도면으로,4 is a view for explaining an embodiment of a method for manufacturing a stacked semiconductor package according to the present invention,

제4(a)도는 스트립 상태.4 (a) is a strip state.

제4(b)도는 트림공정 후 상태.4 (b) is a state after the trimming process.

제5도는 본 고안에 의한 적층형 반도체 패키지의 구조를 보인 것으로,Figure 5 shows the structure of a stacked semiconductor package according to the present invention,

제5(a)도는 단면도.Fig. 5 (a) is a sectional view.

제5(b)도는 측면도.Figure 5 (b) is a side view.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11,11′ : 상,하부아웃리드 13 : 칩11,11 ′: Upper and lower out lead 13: Chip

14 : 패들 15,15′ : 상,하부인너리드14: paddle 15,15 ′: upper, lower inner lead

16 : 와이어 17 : 몸체16: wire 17: body

본 고안은 적층형 반도체 패키지에 관한 것으로, 특히 패들(PADDLE)을 제외한 리드프레임(LEAD FRAME)을 두겹으로 형성하고, 그 리드 프레임의 아웃 리드를 패키지의 양측을 상,하로 감싸도록 포밍(FORMING)하여, 패키지의 적층이 용이하고 집적도를 향상시키기에 적합한 적층형 반도체 패키지에 관한 것이다.The present invention relates to a stacked semiconductor package, and in particular, forms a lead frame (lead frame) except for paddles (PADDLE) in two layers, and to form the out lead of the lead frame to wrap both sides of the package up and down (FORMING) The present invention relates to a stacked semiconductor package suitable for easy stacking of packages and for improving the degree of integration.

최근들어 반도체 기술의 급격한 발전으로 주어진 면적내에 보다 많은 갯수의 칩(CHIP)을 내장하기 위한 노력을 기울이고 있는 바, 그 일 예로서 메모리 모듈(MEMORY MODULE)에 서로 다른 메모리 칩을 피기백(PIGGY-BAG)형태로 적층한 반도체 패키지가 쓰여지고 있다.Recently, due to the rapid development of semiconductor technology, efforts have been made to embed a larger number of chips (CHIP) in a given area. As an example, different memory chips are inserted into a memory module. Semiconductor packages stacked in the form of BAG) have been used.

상기한 적층형 반도체 패키지에 적용되는 각 칩들은 형태에 따라 DIP(DUAL INLINE RACKAGE) 또는 SOP(SMALL OUTLINE PACKAGE) 또는 SOJ(SMALL OUTLINE J-LEAD PACKAGE) 또는 TSOP(THIN SMALL OUTLINE PACKAGE)의 방법으로 메모리 모듈이나 보드 레벨(BOARD LEVEL)에서 RAS(ROW ADDRESS STROBE), CAS(COLUMN ADDRESS STROBE)를 대신하여 Z방향으로 어드레스(ADDRESS)를 할 수 있도록 되어 있다.Each chip applied to the stacked semiconductor package may be a memory module using a DIP (DUAL INLINE RACKAGE) or SOP (SMALL OUTLINE PACKAGE) or SOJ (SMALL OUTLINE J-LEAD PACKAGE) or TSOP (THIN SMALL OUTLINE PACKAGE). At the board level, the address can be addressed in the Z direction instead of RAS (ROW ADDRESS STROBE) and CAS (COLUMN ADDRESS STROBE).

상기한 바와 같은 패기-백 형태의 적층형 반도체 패키지의 전형적인 실시형태를 첨부된 도면에 의하여 설명하연 다음과 같다.Exemplary embodiments of a multilayer semiconductor package in the form of a bag-back as described above will be described with reference to the accompanying drawings.

제1도는 DIP(DUAL INLINE PACKAGE)의 구조를 보인 단면도로서, 도시된 바와 같이, DIP 형태의 반도체 패키지는 패들(1)의 상면에 반도체칩(2)이 부착되어 있고, 그 반도체 칩(2)과 리드 프레임의 인너 리드(3)는 와이어(4)로 각각 연결되어 있으며, 상기 반도체 칩(2)과 인너리드(3)를 포함하는 일정면적이 에폭시 수지(5)로 몰딩되어 있을뿐 아니라, 상기 인너 리드(3)에 연장하여 아웃 리드(5)가 각각 형성되어 있다.FIG. 1 is a cross-sectional view showing a structure of a dual inline package (DIP). As shown in the drawing, a semiconductor package of a DIP type has a semiconductor chip 2 attached to an upper surface of a paddle 1, and the semiconductor chip 2 And the inner lead 3 of the lead frame are connected with wires 4, and a predetermined area including the semiconductor chip 2 and the inner lead 3 is molded with an epoxy resin 5, Outer leads 5 are formed to extend to the inner leads 3, respectively.

이에 따라, 제2도에 도시된 바와 같이, 상기한 바와같은 구조를 가지는 반도체 패키지(P) 9개를 적층하고, 그 각각의 아웃 리드(6)를 접속시키며, 최하위에 위치한 아웃 리드(6′)를 걸-윙(GULL WING) 형태로 포밍하여 피시비 기판에 실장이 용이하도록 되어 있다. 이와 같이 하여 피기-백 형태의 반도체 패키지를 얻을수 있으며, 집적도를 높이고, 통상적인 방법으로 메모리 모듈이나 보드 레벨에 실장된다.Accordingly, as shown in FIG. 2, nine semiconductor packages P having the structure as described above are stacked, and each of the out leads 6 is connected to each other, and the out leads 6 'positioned at the lowermost level are connected. ) Is formed in the shape of GULL WING to facilitate mounting on PCB. In this way, a piggy-back type semiconductor package can be obtained, increased in density, and mounted at a memory module or board level in a conventional manner.

그러나, 상기한 바와 같은 종래 기술에 의한 적층형 반도체 패키지는 각각의 반도체 패키지(P) 아웃 리드(6)를 상,하로 일치시킨 후, 접속시켜야 하는데 따른 작업성이 용이치 못하여 생산성이 저하되고, 아웃 리드(6) 간의 간격이 좁아지고 미세화 되면 휨(BENT) 불량이 발생하는 문제점이 있었다.However, in the above-described stacked semiconductor package according to the prior art, the workability of connecting each semiconductor package P out lead 6 up and down and then connecting them is not easy and productivity is lowered. When the gap between the leads 6 is narrowed and miniaturized, there is a problem that a BENT defect occurs.

본 고안의 주목적은 상기와 같은 여러 문제점을 갖지 않은 적층형 반도체 패키지를 제공함에 있다.An object of the present invention is to provide a stacked semiconductor package that does not have various problems as described above.

본 고안의 다른 목적은 패들을 제외한 아웃 리드를 두겹으로 형성하고, 그 아웃 리드를 패키지의 양측에 상,하 방향으로 감싸도록 설치하여 적층이 용이하도록 한 적층형 반도체 패키지를 제공함에 있다.Another object of the present invention is to provide a stacked semiconductor package in which two out leads except for paddles are formed, and the out leads are installed on both sides of the package so as to be wrapped up and down to facilitate stacking.

본 고안의 또다른 목적은 아웃 리드의 간격이 좁아지고, 미세화 되더라도 휨불량이 발생치 않는 적층형 반도체 패키지를 제공함에 있다.Another object of the present invention is to provide a stacked semiconductor package in which the spacing of the out leads is narrowed and the bending defect does not occur even if it is miniaturized.

상기와 같은 본 고안의 목적을 달성하기 위하여 반도체 칩과, 그 칩이 고정부착되는 패들과, 그 패들의 외측에 일정거리를 두고 나열배치되는 2중구조의 상,하부인너리드와, 상기 칩의 칩패드들과 상부인너리드들을 각각 연결하는 와이어와, 상기 칩, 패들, 와이어, 상,하부인너리드들의 일정부분을 에폭시로 몰딩한 몸체와, 그 몸체의 외측에 상,하방향으로 감싸도록 절곡됨과 아울러 상기 상,하부인너리드들에 각각 연결형성하는 상,하부아웃리드들을 구비한 단품패키지를 여러개 적층한 상태에서 밀착부를 도전성 접착부재로 간단히 접착하여 적층한 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.In order to achieve the object of the present invention as described above, a semiconductor chip, a paddle to which the chip is fixedly attached, a double structure upper and lower inner leads arranged at a predetermined distance on the outside of the paddle, and the chip of the chip A wire connecting pads and upper inner leads, a body molded with epoxy of a portion of the chip, paddle, wire, upper and lower inner leads, and bent to wrap up and down on the outside of the body; In addition, a multilayer semiconductor package is provided, in which a plurality of single-packages each having upper and lower outleads connected to the upper and lower inner leads are laminated by simply adhering a close contact portion with a conductive adhesive member. .

이하, 상기한 본 고안의 적층형 반도체 패키지를 첨부된 도면에 의거하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the multilayer semiconductor package of the present invention will be described in detail with reference to the accompanying drawings.

제5도는 본 고안에 의한 적층형 반도체 패키지의 구조를 보인 것으로, (a)도는 단면도, (b)도는 측면도이다.5 shows the structure of a stacked semiconductor package according to the present invention, (a) is a sectional view, (b) is a side view.

도시된 바와 같이, 패들(14)의 상면에는 칩(13)이 고정부착되어 있고, 그 칩(13)의 외측에는 이중구조로된 상,하부인너리드(15)(15′)들이 나열배치되어 있으며, 상기 칩(13)의 칩패드(미도시)들과 상기 상부인너리드(15)들은 각각 와이어(16)로 연결되어 있고, 상기 칩(13), 패들(14), 상,하부인너리드(15)(15′), 와이어(16)의 일정부분을 감싸도록 에폭시 수지로 몰딩된 몸체(17)가 형성되어 있으며, 상기 상,하부인너리드(15)(15′)에 연장됨과 아울러 상긴 몸체(17)의 외측 상,하부로 절곡되도록 상,하부 아웃리드(11)(11′)가 형성되어 있다.As shown, the chip 13 is fixedly attached to the upper surface of the paddle 14, and the upper and lower inner leads 15, 15 'of a double structure are arranged side by side outside the chip 13, The chip pads (not shown) of the chip 13 and the upper inner leads 15 are connected to the wires 16, respectively, and the chip 13, the paddle 14, the upper and lower inner leads. (15) (15 '), body 17 molded with epoxy resin is formed to surround a certain portion of wire 16, and extends to upper and lower inner leads 15 and 15' and Upper and lower outleads 11 and 11 'are formed to be bent to the upper and lower outer sides of the body 17.

제3도는 상기와 같은 적층형 반도체 패키지를 적층하여 고집적화한 상태를 보인 것으로, (a)도는 정면도이고, (b)도는 측면도이다.3 shows a state in which the stacked semiconductor package is stacked and highly integrated, (a) is a front view, and (b) is a side view.

도시된 바와 같이, 제5도에서와 같은 단품상태의 반도체 패키지를 여러개 수직방향으로 정렬하여 적충하고, 접촉되는 상부아웃리드(11)와 하부아웃리드(11′)를 솔더페이스트(12)로 부착하는 방법으로 패키지(P) 9개를 각각 적층되도록 간단히 구성하여 사용될 수 있다.As shown in Fig. 5, the semiconductor package in the unitary state as shown in FIG. 5 is aligned in a number of vertical directions, and the upper out lead 11 and the lower out lead 11 'contacted with solder paste 12 are attached. It can be used by simply configuring so that each of the nine packages (P) to be stacked.

상기 솔더페이스트(12)와 같은 접착부재로는 리본(RIBBON)형태의 솔더(SHEET TVPE), ACA/ACF(ANISOTROPIC CONDUCTIVE ADHESIVE/FILM)등을 사용할 수 있다.As the adhesive member such as the solder paste 12, a ribbon (SHEET TVPE) of a ribbon (RIBBON), an ACA / ACF (ANISOTROPIC CONDUCTIVE ADHESIVE / FILM) may be used.

상기와 같이 구성되어 있는 본 고안의 적층형 반도체 패키지의 제조 방법을 제4(a)(b)도를 참조하여 설명하면 다음과 같다.The manufacturing method of the laminated semiconductor package of the present invention configured as described above will be described with reference to the fourth (a) and (b) diagrams.

소잉(SAWING)된 웨이퍼로 부터 개개의 반도체 칩(13)을 패들(14)위에 접착제로 부착하는 다이본딩 공정을 수행하는 단계와, 반도체 칩(13)의 칩패드(미도시)와 리드 프레임의 상부인너리드(15)를 와이어(10)로 연결하는 와이어 본딩 공정을 수행하는 단계와, 상기 반도체 칩(13), 인너리드(15)를 포함하는 일정면적을 스트립 상태에서 제4(a)도와 같이 에폭시 수지로 몰하 부딩하여 몸체(17)를 형성하는 몰딩공정을 수행하는 단계와, 제4(b)도와 같이 스트립 상태에서 개개의 패키지(P)로 분리하는 트리밍 공정을 수행하는 단계와, 제5(a)도와 (b)도에 도시한 바와 같이 상,하부아웃리드(11)(11′)를 패키지(P) 측면의 상,하방향으로 감싸도록 설치하는 포밍공정을 수행하는 단계와, 상기와 같은 공정으로 제조된 반도체 패키지(P)를 적층한 후, 솔더페이스트(12)를 이용하여 부착하는 솔더링 공정을 수행하는 단계의 순서로 제조된다.Performing a die-bonding process of attaching the individual semiconductor chips 13 with the adhesive on the paddle 14 from the sawed wafer, and the chip pad (not shown) of the semiconductor chip 13 and the lead frame. Performing a wire bonding process of connecting the upper inner lead 15 to the wire 10, and drawing a predetermined area including the semiconductor chip 13 and the inner lead 15 in a strip state. Performing a molding process of forming a body 17 by molding under the epoxy resin, and performing a trimming process of separating the individual packages P in a strip state as shown in FIG. 4 (b); Performing a forming process of installing the upper and lower outleads 11 and 11 'to cover the upper and lower directions of the side of the package P as shown in FIG. 5 (a) and (b), After stacking the semiconductor package (P) manufactured by the above process, using the solder paste 12 Nice of is made of a sequence of steps for performing the soldering process.

이상에서 상세히 설명한 바와 같이 본 고안의 적층형 반도체 패키지의 양측에 상,하 방향으로 아웃 리드를 감싸도록 설치하고, 그 반도체 패키지를 다수개 적층한 후, 솔더링으로 부족함으로써 종래보다 적층이 용이하고 작업성이 양호하여 생산성이 향상되는 효과가 있을뿐 아니라, 아웃 리드의 간격이 좁고 미세화 되더라도 휨이 발생치 않는 효과가 있다.As described in detail above, it is installed on both sides of the stacked semiconductor package of the present invention so as to surround the out lead in the up and down directions, and after stacking a plurality of the semiconductor packages, the soldering is insufficient and the lamination is easier and workability than before. This satisfactory effect not only improves productivity, but also prevents warpage from occurring even when the interval between the out leads is narrowed and refined.

Claims

A semiconductor chip, a paddle to which the chip is fixedly attached, a double structure of upper and lower inner leads arranged at a predetermined distance outside the paddle, and wires connecting the chip pads and the upper inner leads of the chip, respectively. And, a portion of the chip, paddle, wire, upper and lower inner leads are molded with epoxy and bent to wrap up and down on the outer side of the body and connected to the upper and lower inner leads, respectively. The stacked semiconductor package, characterized in that the adhesive part is simply laminated by a conductive adhesive member in a state where a plurality of single-packages having upper and lower out leads formed are stacked.