KR200169976Y1 - Semiconductor package - Google Patents
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Abstract
본 고안은 반도체 칩을 지지함과 동시에 전기적 신호 전달 경로를 제공하는 리드 프레임의 형태를 변경한 반도체 패키지에 관한 것으로, 본 고안의 반도체 패키지는 장축 방향을 따라 상부면 중심부에 한 쌍의 열로 배열되는 다수개의 본딩 패키지가 구비된 반도체 칩; 상기 반도체 칩이 부착되는 다이 패드로 이루어진 제1리드 프레임; 상기 반도체 칩의 상부면에 위치되며, 상기 반도체 칩의 본딩 패드들과 각각 전기적으로 접속되는 전극단자들이 구비된 패턴 필름; 상기 패턴 필름 상에 위치되며, 상기 패턴 필름의 전극단자들과 연결되어 전기적 신호 전달 경로를 제공하는 리드로 이루어진 제2리드 프레임; 및 상기 반도체 칩 및 제2리드 프레임 리드의 일부분을 포함하는 일정 면적을 봉지하는 봉지체로 이루어진 것을 특징으로 한다.The present invention relates to a semiconductor package that changes the shape of a lead frame that supports a semiconductor chip and provides an electrical signal transmission path, and the semiconductor package of the present invention is arranged in a pair of rows at the center of the upper surface along a long axis direction. A semiconductor chip having a plurality of bonding packages; A first lead frame made of a die pad to which the semiconductor chip is attached; A pattern film disposed on an upper surface of the semiconductor chip and having electrode terminals electrically connected to bonding pads of the semiconductor chip; A second lead frame disposed on the pattern film and formed of a lead connected to electrode terminals of the pattern film to provide an electrical signal transmission path; And an encapsulation body encapsulating a predetermined area including a portion of the semiconductor chip and the second lead frame lead.
Description
본 고안은 반도체 패키지에 관한 것으로, 보다 상세하게는, 반도체 칩을 지지함과 동시에 전기적 신호 전달 경로를 제공하는 리드 프레임의 형태를 변경하여 휨(Warpage) 현상을 방지한 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package that prevents warpage by changing the shape of a lead frame that supports a semiconductor chip and provides an electrical signal transmission path.
일반적으로, 집적회로가 형성된 각각의 반도체 칩들은 조립공정으로 보내져 칩절단, 칩부착, 와이어 본딩, 몰딩 및 트림/포밍 등의 공정을 거쳐 패키지화 되며, 이러한, 반도체 패키지는 반도체 칩의 외부로의 신호 전달 경로인 리드 프레임의 리드가 패키지 몸체의 외측으로 돌출된 형상을 하고 있다.In general, each semiconductor chip in which an integrated circuit is formed is sent to an assembly process and packaged through a process such as chip cutting, chip attaching, wire bonding, molding, and trim / forming, and the semiconductor package is a signal to the outside of the semiconductor chip. The lead of the lead frame which is a transmission path has the shape which protruded outward of the package body.
상기에서, 리드 프레임은 반도체 칩이 부착되는 다이 패드와, 반도체 칩의 전극들과 연결되어 전기적 신호 전달 경로를 이루는 리드로 이루어지며, 이러한 리드 프레임은 패키지의 골격을 형성하고, 반도체 칩과 외부와의 전기적 신호 전달 경로를 이룸과 동시에 반도체 칩에서 발생되는 열을 외부로 방출시키는 경로를 제공한다.In the above description, the lead frame includes a die pad to which the semiconductor chip is attached, and a lead connected to the electrodes of the semiconductor chip to form an electrical signal transmission path. The lead frame forms a skeleton of a package, and It provides an electrical signal transmission path of and at the same time provides a path for releasing heat generated from the semiconductor chip to the outside.
도1은 종래 기술에 따른 엘오씨(LOC) 구조의 반도체 패키지를 도시한 도면으로서, 엘오씨 구조의 반도체 패키지는 반도체 칩(1)의 상부면에 이 칩의 외부로의 신호 전달 경로를 이루는 다수의 리드들(2)이 구비된 리드 프레임이 위치되어 금속 와이어(3)에 의해 상기 반도체 칩(1)의 본딩 패드들(1a)과 리드(2)가 전기적으로 접속된 구조로 되어 있고, 상기 반도체 칩(1)과, 리드(2) 및 금속 와이어(3)를 보호하기 위한 봉지체(4)가 칩과 리드를 감싸도록 형성되어 있다. 여기서, 반도체 칩(1)은 리드 프레임에 구비된 버스 바(Bus Bar : 5)에 부착되어 와이어 본딩 공정이 실시된다.FIG. 1 is a view illustrating a semiconductor package having an LOC structure according to the prior art, in which a plurality of LOC structure semiconductor packages form a signal transmission path to the outside of the chip on the upper surface of the semiconductor chip 1. The lead frame with the leads 2 of the semiconductor device 1 is positioned so that the bonding pads 1a of the semiconductor chip 1 and the leads 2 are electrically connected to each other by the metal wire 3. An encapsulation body 4 for protecting the semiconductor chip 1 and the leads 2 and the metal wires 3 is formed so as to surround the chips and the leads. Here, the semiconductor chip 1 is attached to a bus bar 5 provided in the lead frame to perform a wire bonding process.
상기와 같은 구조를 갖는 반도체 패키지에서, 봉지체(4)에 의해 성형되는 패키지 몸체의 바닥면 양측으로는 리드(2)의 일부가 노출되어 아웃 리드를 구성하게 되며,이후, 패키지 모듈 제작시에 이러한 아웃 리드를 이용하여 반도체 패키지를 기판에 실장하도록 되어 있다.In the semiconductor package having the structure as described above, a part of the lid 2 is exposed on both sides of the bottom surface of the package body formed by the encapsulation member 4 to form an out lead. The semiconductor package is mounted on a substrate using such an out lead.
그러나, 상기와 같은 종래 기술에 따른 엘오씨 구조의 반도체 패키지는 칩크기의 변화 및 본딩 패드의 위치가 변함에 따라 리드 프레임의 형태도 변경해야 하는 문제점이 있으며, 금속 와이어의 루프(Loop) 높이로 인하여 패키지의 두께를 감소시키는데 한계가 있는 문제점이 있었다. 또한, 반도체 칩을 중심으로 상·하부 봉지체의 두께가 상이하기 때문에 패키지의 휨 현상이 발생되는 문제점이 있었다.However, the semiconductor package of the EL structure according to the prior art as described above has a problem in that the shape of the lead frame must also be changed as the chip size changes and the position of the bonding pad, and the loop height of the metal wire. Due to this, there was a problem that there is a limit to reducing the thickness of the package. In addition, since the thickness of the upper and lower encapsulation bodies is different from the semiconductor chip, there is a problem in that the warpage of the package occurs.
따라서, 본 고안은 반도체 칩이 부착되는 다이 패드 및 전기적 신호 전달 경로를 이루는 리드로 이루어진 리드 프레임을 다이 패드 및 리드만을 갖는 두 개의 리드 프레임으로 만든 상태에서, 이들 사이에 반도체 칩을 개재시킴과 아울러 반도체 칩과 리드와의 전기적 접속을 위한 패턴 필름을 함께 개재시킴으로써, 반도체 칩의 크기 변화 및 본딩 패드의 위치 변화에 상관없이 사용 가능하며, 또한, 전기적 접속을 위한 금속 와이어를 제거함으로써, 패키지의 두께를 더 줄일 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다.Therefore, the present invention is made of a lead frame consisting of a die pad to which a semiconductor chip is attached and a lead constituting an electrical signal transmission path with two lead frames having only a die pad and a lead, and interposing a semiconductor chip therebetween. By interposing the pattern film for the electrical connection between the semiconductor chip and the lead, it can be used regardless of the change in the size of the semiconductor chip and the position of the bonding pad, and the thickness of the package by removing the metal wire for the electrical connection. It is an object of the present invention to provide a semiconductor package that can further reduce.
도1은 종래 기술에 따른 엘오씨(LOC) 구조의 반도체 패키지를 도시한 도면.1 illustrates a semiconductor package having an LOC structure according to the prior art.
도2 및 도3은 본 고안의 실시예에 따른 제1리드 프레임을 도시한 도면.2 and 3 illustrate a first lead frame according to an embodiment of the present invention.
도4 는 본 고안의 실시예에 따른 제2리드 프레임을 도시한 도면.4 is a view showing a second lead frame according to an embodiment of the present invention.
도5는 본 고안의 실시예에 따른 패턴 필름을 도시한 도면.5 is a view showing a pattern film according to an embodiment of the present invention.
도6은 본 고안의 실시예에 따른 반도체 패키지를 도시한 평면도.6 is a plan view showing a semiconductor package according to an embodiment of the present invention.
도7은 본 고안의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도.7 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11, 21 : 다이 패드 12, 32 : 사이드 레일11, 21: die pad 12, 32: side rail
13 : 타이바 20, 61 : 제1리드 프레임13: tie bar 20, 61: first lead frame
22, 31, 53 : 리드 40, 52, 64 : 제2리드 프레임22, 31, 53: Lead 40, 52, 64: Second lead frame
41 : 폴리이미드막 42, 63a : 제1전극단자41: polyimide film 42, 63a: first electrode terminal
43, 63b : 제2전극단자 50, 51, 63 : 패턴 필름43, 63b: second electrode terminal 50, 51, 63: pattern film
62 : 반도체 칩 62a : 본딩 패드62 semiconductor chip 62a bonding pad
64 : 전도성 물질 65 : 봉지체64 conductive material 65 encapsulation
상기와 같은 목적은, 장축 방향을 따라 상부면 중심부에 한 쌍의 열로 배열되는 다수개의 본딩 패드가 구비된 반도체 칩; 상기 반도체 칩이 부착되는 다이 패드로 이루어진 제1리드 프레임; 상기 반도체 칩의 상부면에 위치되며, 상기 반도체 칩의 본딩 패드들과 각각 전기적으로 접속되는 전극단자들이 구비된 패턴 필름; 상기 패턴 필름 상에 위치되며, 상기 패턴 필름의 전극단자들과 연결되어 전기적 신호 전달 경로를 제공하는 리드로 이루어진 제2리드 프레임; 및 상기 반도체 칩 및 제2리드 프레임 리드의 일부분을 포함하는 일정 면적을 봉지하는 봉지체로 이루어진 것을 특징으로 하는 본 고안에 따른 반도체 패키지에 의하여 달성된다.The above object is a semiconductor chip having a plurality of bonding pads arranged in a pair of rows in the center of the upper surface along the major axis direction; A first lead frame made of a die pad to which the semiconductor chip is attached; A pattern film disposed on an upper surface of the semiconductor chip and having electrode terminals electrically connected to bonding pads of the semiconductor chip; A second lead frame disposed on the pattern film and formed of a lead connected to electrode terminals of the pattern film to provide an electrical signal transmission path; And an encapsulation body encapsulating a predetermined area including a portion of the semiconductor chip and the second lead frame lead.
본 고안에 따르면, 통상의 리드 프레임을 다이 패드가 구비된 제1리드 프레임과 리드가 구비된 제2리드 프레임으로 나눔으로써, 몰딩 패키지의 휨 현상을 방지할 수 있다.According to the present invention, by dividing a conventional lead frame into a first lead frame with a die pad and a second lead frame with a lead, it is possible to prevent the bending of the molding package.
[실시예]EXAMPLE
이하, 본 고안의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 고안에 따른 제1리드 프레임을 도시한 도면으로서, 도시된 바와 같이, 제1리드 프레임(20)은 반도체 칩이 부착되는 다이 패드(11)만이 존재하도록 형성되며, 다이 패드(11)는 사이드 레일(Side Rail : 12)에 부착된 타이 바(Tie Bar : 13)에 의해 지지되며, 반도체 칩이 부착되는 면에는 은 페이스트 또는 폴리이미드계 접착 테이프와 같은 접착제(도시않됨)가 도포된다. 여기서, 다이 패드(11)는 본 고안의 실시예에서는 한 쌍의 선형 형태로 제작되지만, 경우에 따라서는 여러 가지 형태로 변형이 가능하다. 특히, 도3에 도시된 바와 같이, 반도체 칩이 부착되는 한 쌍의 다이 패드(21)에 외측 방향으로 리드(22)를 더 형성함으로써, 몰딩 패키지의 휨 현상을 방지할 수 있다.2 is a view showing a first lead frame according to the present invention, as shown, the first lead frame 20 is formed so that only the die pad 11 to which the semiconductor chip is attached, die pad 11 ) Is supported by tie bars (13) attached to the side rails (12), and an adhesive (not shown) such as silver paste or a polyimide adhesive tape is applied to the side where the semiconductor chip is attached. do. Here, in the embodiment of the present invention, the die pad 11 may be manufactured in a pair of linear forms, but in some cases, the die pad 11 may be modified in various forms. In particular, as shown in FIG. 3, by further forming the leads 22 in the outward direction on the pair of die pads 21 to which the semiconductor chips are attached, the warpage of the molding package can be prevented.
도4는 본 고안의 실시예에 따른 제2리드 프레임을 도시한 도면으로서, 도시된 바와 같이, 제2리드 프레임(40)은 반도체 칩의 본딩 패드들과 연결되어 상기 반도체 칩과 외부와의 전기적 신호 전달 경로를 이루는 리드(31)만이 존재하도록 형성되며, 리드(31)는 사이드 레일(32)에 부착되도록 형성된다.4 is a view showing a second lead frame according to an embodiment of the present invention, as shown, the second lead frame 40 is connected to the bonding pads of the semiconductor chip is electrically connected to the semiconductor chip and the outside Only the lead 31 constituting the signal transmission path is formed, and the lead 31 is formed to be attached to the side rail 32.
도5는 본 고안의 실시예에 따른 패턴 필름을 도시한 도면으로서, 패턴 필름(50)은 절연체인 폴리이미드막(41)에 소정 회로 패턴이 형성된 형태이고, 그의 두께는 100μm 이내로 제작된다. 도시된 바와 같이, 패턴 필름(50)은 그의 장축 방향의 가장자리 부분에는 제2리드 프레임의 각각의 리드와 접속되는 제1전극단자들(42)이 열로 배열되고, 중심 부분에는 반도체 칩의 본딩 패드들과 각각 연결되는 다수개의 제2전극단자들(43)이 열로 배열되도록 형성되며, 상기 제1 및 제2전극단자들(42, 43)은 회로 패턴에 의해 서로 연결된다.5 is a view showing a pattern film according to an embodiment of the present invention, the pattern film 50 is a form in which a predetermined circuit pattern is formed on the polyimide film 41 which is an insulator, the thickness of which is produced within 100μm. As shown in the drawing, the pattern film 50 has a first electrode terminal 42 connected to each lead of the second lead frame at an edge portion thereof in a long axis direction, and a bonding pad of a semiconductor chip at a center portion thereof. The plurality of second electrode terminals 43 connected to each of the plurality of electrodes are formed to be arranged in a row, and the first and second electrode terminals 42 and 43 are connected to each other by a circuit pattern.
도6는 상기와 같은 제1 및 제2리드 프레임과 패턴 필름을 이용한 본 고안의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도로서, 다이패드가 구비된 제1리드 프레임(도시않됨) 상에 반도체 칩(도시않됨)이 부착되고, 그 상부에는 회로 패턴이 구비된 패턴 필름(51)이 부착되며, 이어서, 상기 제1리드 프레임과 오버랩되도록 제2리드 프레임(52)이 부착된다. 이때, 제2리드 프레임(52)의 리드(53)는 패턴 필름(51)의 가장자리 부분에 구비된 제1전극단자들(도시않됨)과 연결된다.FIG. 6 is a plan view illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention using the first and second lead frames and the pattern film as described above, and a first lead frame having a die pad (not shown). A semiconductor chip (not shown) is attached to the upper surface, and a pattern film 51 having a circuit pattern is attached to the upper side thereof, and then a second lead frame 52 is attached to overlap with the first lead frame. In this case, the lead 53 of the second lead frame 52 is connected to the first electrode terminals (not shown) provided at the edge of the pattern film 51.
도7은 본 고안의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도로서, 다이 패드로 이루어진 제1리드 프레임 상(61)에 반도체 칩(62)이 부착되고, 그 상부에는 회로 패턴이 구비된 패턴 필름(63)이 부착된다. 이때, 반도체칩(62)과 패턴 필름(63) 사이에는 상기 패턴 필름(63)에 구비된 제2전극단자들(63b)과 반도체 칩(62)의 본딩 패드들(62a)간의 전기적 접속을 위하여 전도성 물질(64)로서 이방성 전도성 필름(Anisotropic Conductive Film) 또는 이방성 전도성 접착제(Anisotropic Conductive Adhesive)가 개재된다.FIG. 7 is a cross-sectional view illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention, in which a semiconductor chip 62 is attached to a first lead frame 61 formed of a die pad, and a circuit pattern is formed on the upper portion thereof. The provided pattern film 63 is attached. At this time, between the semiconductor chip 62 and the pattern film 63 for electrical connection between the second electrode terminal 63b of the pattern film 63 and the bonding pads 62a of the semiconductor chip 62. As the conductive material 64, an anisotropic conductive film or an anisotropic conductive adhesive is interposed.
이어서, 패턴 필름(63) 상에는 리드만이 구비된 제2리드 프레임(64)이 제1리드 프레임(61)과 오버랩(Overlap)되도록 부착되며, 상기와 마찬가지로, 패턴 필름(63)과 제2리드 프레임 사이에는 상기 패턴 필름(63)의 제1전극단자들(63a)과 제2리드 프레임(64)의 리드간을 전기적으로 접속시키기 위한 도전성 물질(64)로서 이방성 전도성 필름 또는 이방성 전도성 접착제가 개재된다.Subsequently, a second lead frame 64 having only leads is attached on the pattern film 63 so as to overlap the first lead frame 61. As described above, the pattern film 63 and the second lead are attached. An anisotropic conductive film or an anisotropic conductive adhesive is interposed between the frames as a conductive material 64 for electrically connecting the first electrode terminals 63a of the pattern film 63 to the leads of the second lead frame 64. do.
계속해서, 반도체 칩(62), 제1 및 제2리드 프레임(61, 64) 및 패턴 필름(63)을 보호하기 위하여 상기 반도체 칩(62) 및 제2리드 프레임(64)의 리드를 포함한 일정 면적이 봉지체(65)에 의해 밀봉되며, 이러한 봉지체(65)의 외부에는 리드의 일부분이 노출되며, 노출된 리드는 이후의 모듈 제작시에 인쇄회로기판 상에 실장된다. 여기서, 반도체 칩을 기준으로 상부 봉지체의 두께(A)와 하부 봉지체의 두께(B)가 같기 때문에 몰딩에 의한 패키지의 휨 현상을 방지할 수 있다.Subsequently, in order to protect the semiconductor chip 62, the first and second lead frames 61 and 64, and the pattern film 63, a constant including the leads of the semiconductor chip 62 and the second lead frame 64 is provided. The area is sealed by the encapsulation body 65, and a part of the lead is exposed to the outside of the encapsulation member 65, and the exposed lead is mounted on the printed circuit board in the subsequent module fabrication. Here, since the thickness A of the upper encapsulation body and the thickness B of the lower encapsulation body are the same as the semiconductor chip, the warpage of the package due to the molding can be prevented.
이상에서와 같이, 본 고안의 반도체 패키지는 다이 패드 부분과 리드 부분만을 갖는 제1 및 제2리드 프레임을 사용하여 몰딩 공정시에 반도체 칩이 패키지의 중심 부분에 위치되도록 함으로써, 패키지의 상·하 두께의 불균일에 의한 휨 현상을 방지할 수 있으며, 금속 와이어를 사용하지 않고 패턴 필름을 사용함으로써 패키지의 전기적 특성을 향상시킬 수 있다. 또한, 금속 와이어를 사용하지 않기 때문에 와이어의 단락으로 인한 패키지의 신뢰성 저하를 방지할 수 있으며, 더 얇은 두께의 패키지를 제작할 수 있다.As described above, the semiconductor package of the present invention uses the first and second lead frames having only the die pad portion and the lead portion so that the semiconductor chip is positioned at the center portion of the package during the molding process, so that the top and bottom of the package are It is possible to prevent the warpage phenomenon due to the thickness unevenness, and to improve the electrical characteristics of the package by using a pattern film without using a metal wire. In addition, since the metal wire is not used, the deterioration of the reliability of the package due to the short circuit of the wire can be prevented and a thinner package can be manufactured.
한편, 여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Therefore, hereinafter, the scope of the utility model registration request can be understood to include all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (5)
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| KR2019970017342U KR200169976Y1 (en) | 1997-06-30 | 1997-06-30 | Semiconductor package |
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Family
ID=19504963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019970017342U KR200169976Y1 (en) | 1997-06-30 | 1997-06-30 | Semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200169976Y1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100778657B1 (en) * | 2001-10-06 | 2007-11-22 | 페어차일드코리아반도체 주식회사 | Diode package |
-
1997
- 1997-06-30 KR KR2019970017342U patent/KR200169976Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990003744U (en) | 1999-01-25 |
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