JPH0126114Y2 - - Google Patents
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- Publication number
- JPH0126114Y2 JPH0126114Y2 JP15604181U JP15604181U JPH0126114Y2 JP H0126114 Y2 JPH0126114 Y2 JP H0126114Y2 JP 15604181 U JP15604181 U JP 15604181U JP 15604181 U JP15604181 U JP 15604181U JP H0126114 Y2 JPH0126114 Y2 JP H0126114Y2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- type
- ring
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
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- 239000000758 substrate Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 2
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- 229910052782 aluminium Inorganic materials 0.000 description 3
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Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
【考案の詳細な説明】
この考案は、チヤネルカツト用のアニユラ構造
（annular structure）を有する半導体装置に関す
る。
（annular structure）を有する半導体装置に関す
る。
第１図は従来のPnPn構造からなるプレーナ型
のサイリスタを示すものである。同図において、
１はＰ型シリコン基板（コレクタ）、２はｎ型ベ
ース層、３はＰ型ベース層、４はｎ型エミツタ
層、５はＰ型ベース層３上に設けられたゲート電
極、６はｎ型エミツタ層４上に設けられたカソー
ド電極、７はｎ型ベース層２の表面にリング状に
設けられたチヤネル（反転層）形成防止用のn+
型層（アニユラ・リング）、８はSiO2膜、９は素
子保護用の例えばエポキシ樹脂でなる樹脂層であ
る。なお、破線は空乏層の伸びを示している。
のサイリスタを示すものである。同図において、
１はＰ型シリコン基板（コレクタ）、２はｎ型ベ
ース層、３はＰ型ベース層、４はｎ型エミツタ
層、５はＰ型ベース層３上に設けられたゲート電
極、６はｎ型エミツタ層４上に設けられたカソー
ド電極、７はｎ型ベース層２の表面にリング状に
設けられたチヤネル（反転層）形成防止用のn+
型層（アニユラ・リング）、８はSiO2膜、９は素
子保護用の例えばエポキシ樹脂でなる樹脂層であ
る。なお、破線は空乏層の伸びを示している。
ところで、このようなアニユラ構造を有する半
導体装置においては、高温、高バイアス状態で放
置しておくと、メインバイアスの影響でSiO2膜
８及び樹脂層９中の可動電荷が図中矢印で示すよ
うに移動する。このうち負電荷はn+型層（アニ
ユラ・リング）７上を越えて移動し、その結果ｎ
型ベース層２上のSiO2膜８中に負電荷の蓄積が
生じる。このため、従来、ｎ型ベース層２表面が
反転してＰ型反転層１０が形成され、逆耐圧が劣
化していた。これは、アノード・カソード間のバ
イアスを逆にした場合には上記モードが逆にな
る。
導体装置においては、高温、高バイアス状態で放
置しておくと、メインバイアスの影響でSiO2膜
８及び樹脂層９中の可動電荷が図中矢印で示すよ
うに移動する。このうち負電荷はn+型層（アニ
ユラ・リング）７上を越えて移動し、その結果ｎ
型ベース層２上のSiO2膜８中に負電荷の蓄積が
生じる。このため、従来、ｎ型ベース層２表面が
反転してＰ型反転層１０が形成され、逆耐圧が劣
化していた。これは、アノード・カソード間のバ
イアスを逆にした場合には上記モードが逆にな
る。
このような欠点を解消するために、従来、第２
図に示すようにSiO2膜８のn+型層（アニユラ・
リング）７上の部分を全部除去してリング状の溝
１１を形成したもの、あるいは第３図に示すよう
に第２図の構造の溝１１部に沿つてアルミニウム
（Al）・リング１２を配設したものがある。
図に示すようにSiO2膜８のn+型層（アニユラ・
リング）７上の部分を全部除去してリング状の溝
１１を形成したもの、あるいは第３図に示すよう
に第２図の構造の溝１１部に沿つてアルミニウム
（Al）・リング１２を配設したものがある。
これらの構造においては、高温、高バイアス状
態において、SiO2膜８中を移動する負電荷が溝
１１部の端面において停止されるため、n+型層
（アニユラ・リング）７を越えての負電荷の蓄積
がなくなる。従つて、ｎ型ベース層２表面に反転
層が形成されることがなくなり、逆耐圧の劣化を
防止できる。
態において、SiO2膜８中を移動する負電荷が溝
１１部の端面において停止されるため、n+型層
（アニユラ・リング）７を越えての負電荷の蓄積
がなくなる。従つて、ｎ型ベース層２表面に反転
層が形成されることがなくなり、逆耐圧の劣化を
防止できる。
しかしながら、第２図の構造においては、n+
型層（アニユラ・リング）７上のSiO2膜８を部
分的に除去し、溝１１を形成しただけであり、ア
ルミニウム・リングの光反射を利用した全自動ボ
ンデイングを行うことができない。また、第３図
の構造においては、全自動ボンデイングは可能で
あるが、n+型層（アニユラ・リング）７に沿つ
てアルミニウム・リング１２を配設しているため
に、せん頭阻止電圧分布にバラツキを生じる。こ
のバラツキはアルミニウム・リング１２の長さに
比例して大きくなる。これは、n+型層（アニユ
ラ・リング）７とアルミニウム・リング１２との
間の接合部近傍の汚染、SiO2膜８のオーバーエ
ツチング、アルミニウムシンタ層の発生等が要因
となつていることが考えられ、当然その長さによ
つて不良となる率が高くなる。
型層（アニユラ・リング）７上のSiO2膜８を部
分的に除去し、溝１１を形成しただけであり、ア
ルミニウム・リングの光反射を利用した全自動ボ
ンデイングを行うことができない。また、第３図
の構造においては、全自動ボンデイングは可能で
あるが、n+型層（アニユラ・リング）７に沿つ
てアルミニウム・リング１２を配設しているため
に、せん頭阻止電圧分布にバラツキを生じる。こ
のバラツキはアルミニウム・リング１２の長さに
比例して大きくなる。これは、n+型層（アニユ
ラ・リング）７とアルミニウム・リング１２との
間の接合部近傍の汚染、SiO2膜８のオーバーエ
ツチング、アルミニウムシンタ層の発生等が要因
となつていることが考えられ、当然その長さによ
つて不良となる率が高くなる。
この考案は上記実情に鑑みてなされたもので、
その目的は、全自動ボンデイングが可能で、しか
もせん頭阻止電圧分布のバラツキを減少させるこ
とが可能な半導体装置を提供することにある。
その目的は、全自動ボンデイングが可能で、しか
もせん頭阻止電圧分布のバラツキを減少させるこ
とが可能な半導体装置を提供することにある。
以下、図面を参照してこの考案の一実施例を説
明する。第４図はPnPn構造のプレーナ型サイリ
スタを示すものである。同図において２１はＰ型
シリコン基板（コレクタ）、２２はｎ型ベース層、
２３はＰ型ベース層、２４はｎ型エミツタ層、２
５はＰ型ベース層２３上に設けられたゲート電
極、２６はｎ型エミツタ層２４上に設けられたカ
ソード電極、２７はｎ型ベース層２２の表面に設
けられたリング状のn+型層（アニユラ・リン
グ）、２８はSiO2膜である。
明する。第４図はPnPn構造のプレーナ型サイリ
スタを示すものである。同図において２１はＰ型
シリコン基板（コレクタ）、２２はｎ型ベース層、
２３はＰ型ベース層、２４はｎ型エミツタ層、２
５はＰ型ベース層２３上に設けられたゲート電
極、２６はｎ型エミツタ層２４上に設けられたカ
ソード電極、２７はｎ型ベース層２２の表面に設
けられたリング状のn+型層（アニユラ・リン
グ）、２８はSiO2膜である。
上記SiO2膜２８には、n+型層（アニユラ・リ
ング）２７に沿つてリング状の溝２９が形成され
ている。この溝２９は図中Ｐ・Ｑ・Ｒで示す部分
においてはn+型層２７に達する深さとなつてい
るが、その他の部分においてはn+型層２７に達
しない深さ、例えばSiO2膜２８の厚さの二分の
一程度となつている。つまり、溝２９のうちＰ，
Ｑ，Ｒ以外の場所においてはSiO2膜２８が残つ
ている。そして、この溝２９にはアルミニウム・
リング３０が配設されている。
ング）２７に沿つてリング状の溝２９が形成され
ている。この溝２９は図中Ｐ・Ｑ・Ｒで示す部分
においてはn+型層２７に達する深さとなつてい
るが、その他の部分においてはn+型層２７に達
しない深さ、例えばSiO2膜２８の厚さの二分の
一程度となつている。つまり、溝２９のうちＰ，
Ｑ，Ｒ以外の場所においてはSiO2膜２８が残つ
ている。そして、この溝２９にはアルミニウム・
リング３０が配設されている。
すなわち、この半導体装置においては、アルミ
ニウム・リング３０はＰ，Ｑ，Ｒの部分において
のみn+型層（アニユラ・リング）２７と接続さ
れるようになつており、その接続長さ（面積）が
従来の全面接続に比べて大幅に減少している。従
つて、前述のせん頭阻止電圧分布のバラツキが減
少する。また、アルミニウム・リング３０は第３
図の構造と同様にn+型層（アニユラ・リング）
２７上の全周に渡つて配設されているため、全自
動ボンデイングが可能である。
ニウム・リング３０はＰ，Ｑ，Ｒの部分において
のみn+型層（アニユラ・リング）２７と接続さ
れるようになつており、その接続長さ（面積）が
従来の全面接続に比べて大幅に減少している。従
つて、前述のせん頭阻止電圧分布のバラツキが減
少する。また、アルミニウム・リング３０は第３
図の構造と同様にn+型層（アニユラ・リング）
２７上の全周に渡つて配設されているため、全自
動ボンデイングが可能である。
尚、上記実施例においてはPnPn構造のサイリ
スタを例として説明したが、これに限定するもの
ではなく、他のトランジスタ、トライアツク等に
も適用できることは勿論である。
スタを例として説明したが、これに限定するもの
ではなく、他のトランジスタ、トライアツク等に
も適用できることは勿論である。
以上のようにこの考案によれば、アニユラ構造
を有する半導体装置において、アニユラ・リング
上の絶縁膜に対して一部が該アニユラ・リングに
達するような溝部を形成し、この溝部に沿つて金
属層を配設するようにしたので、全自動ボンデイ
ングが可能であると共に、せん頭阻止電圧分布の
バラツキを減少させることができる。
を有する半導体装置において、アニユラ・リング
上の絶縁膜に対して一部が該アニユラ・リングに
達するような溝部を形成し、この溝部に沿つて金
属層を配設するようにしたので、全自動ボンデイ
ングが可能であると共に、せん頭阻止電圧分布の
バラツキを減少させることができる。
第１図乃至第３図はそれぞれ従来の半導体装置
の素子構造を示す断面図、第４図はこの考案の一
実施例に係る半導体装置の斜視図である。 ２１……Ｐ型シリコン基板、２２……ｎ型ベー
ス層、２３……Ｐ型ベース層、２４……ｎ型エミ
ツタ層、２７……n+型層（アニユラ・リング）、
２８……SiO2膜。
の素子構造を示す断面図、第４図はこの考案の一
実施例に係る半導体装置の斜視図である。 ２１……Ｐ型シリコン基板、２２……ｎ型ベー
ス層、２３……Ｐ型ベース層、２４……ｎ型エミ
ツタ層、２７……n+型層（アニユラ・リング）、
２８……SiO2膜。
Claims (1)
- 第一の半導体層を有する半導体基体と、前記第
一の半導体層の表面近傍にリング状に設けられた
該半導体層と同一導電型でかつ該半導体層より高
濃度の第二の半導体層と、前記半導体基体上に設
けられた絶縁膜と、前記絶縁膜の前記第二の半導
体層に沿つた領域に一部が該第二の半導体層に達
し、残りの部分は該第二の半導体層に達しないよ
うに形成された溝部と、該溝部に沿つて配設され
た金属層とを具備したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604181U JPS5860951U (ja) | 1981-10-20 | 1981-10-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15604181U JPS5860951U (ja) | 1981-10-20 | 1981-10-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860951U JPS5860951U (ja) | 1983-04-25 |
| JPH0126114Y2 true JPH0126114Y2 (ja) | 1989-08-04 |
Family
ID=29948594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15604181U Granted JPS5860951U (ja) | 1981-10-20 | 1981-10-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860951U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7030568B2 (ja) * | 2018-03-09 | 2022-03-07 | 新電元工業株式会社 | 半導体装置 |
-
1981
- 1981-10-20 JP JP15604181U patent/JPS5860951U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5860951U (ja) | 1983-04-25 |
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