JPH01255939A - シーケンス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮丘量１ 本発明はシーケンス制御回路に関し、特にデバッグ時の
シーケンス制御回路に関する。

延米弦韮 従来、シーケンス制御回路においては、レジスタに任意
に設定されたアドレスと、マイクロプログラムが格納さ
れたＲＡＭ　（ランダムアクセスメモリ）に対するアド
レスとの比較が行われ、これらのアドレスの一致が検出
されたときにマイクロプログラムの実行が即座に抑止さ
れるという制御が行われていた。

このような従来のシーケンス制御回路では、マイクロプ
ログラムの実行を停止させたいアドレスがレジスタに設
定されると、ＲＡＭの該アドレスに格納されたマイクロ
プログラムが読出された時点で即座にそのマイクロプロ
グラムの実行が抑止されるので、マイクロプログラムが
ループしているような場合には、このループ処理の中の
任意のアドレスで、かつ複数回ループした後にＲＡ　Ｍ
の該アドレスから読出されたマイクロプログラムの実行
を停止させることができないという欠点がある。

及ヨレとｌ似 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、マイクロプログラムがル−プしている場
合でも、このループ処理の中の任意のアドレスで、かつ
複数回ループした後にマイクロプログラムの実行を停止
させることができるシーケンス制御回路の提供を目的と
する。

九匪五１蔦 本発明によるシーケンス制御回路は、メモリへのアドレ
スと予め設定された停止アドレスとの一致を検出するア
ドレス一致検出手段と、前記アドレス一致検出手段の検
出結果が一致を示した回数を計数する計数手段と、前記
計数手段により計数された前記検出結果の一致を示す回
数が予め設定された所定回数となったとき、該アドレス
により前記メモリから読出されたマイクロプログラムの
実行を抑止する抑止手段とを有することを特徴とする。

火旌ヨ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る６図において、本発明の一実施例による情報処理装置
は、ＲＡＭ　（ランダムアクセスメモリ）１と、アドレ
スレジスタ２と、シーケンス制御回路３と、命令レジス
タ４と、デコーダ５と、ストップアドレスレジスタ６と
、比較器７と、カウンタ８と、“０パ検出回路９と、デ
バッグモードレジスタ１０と、アンド回路１１と、実行
抑止制御回路１２とを含んで構成されている。

ＲＡＭＩにはマイクロプログラムが格納されており、シ
ーケンス制御回路３で生成されたアドレスがＲＡＭ１に
供給されると、ＲＡＭ１の該アドレスからマイクロプロ
グラムが読出されて命令レジスタ４に格納される。

このとき、シーケンス制御回路３で生成されたアドレス
はＲＡＭ１に供給されるのと同時にアドレスレジスタ２
にも格納される。すなわち、アドレスレジスタ２に格納
されたアドレスによってＲＡＭＩから読出されたマイク
ロプログラムが命令レジスタ４に格納されていることに
なる。

情報処理装置の通常動作時には、デバッグモードレジス
タ１０に０″がセットされており、デバッグモードレジ
スタ１０にセットされた内容を入力とするアンド回路１
１からの出力は常に“０″となるため、ＲＡＭ１から読
出されたマイクロプログラムの実行を抑止する実行抑止
制御回路１２が動作することはない。

よって、命令レジスタ４に格納されたマイクロプログラ
ムはデコーダ５により解析された後に図示せぬ実行部で
実行される。

この実行部でのマイクロプログラムの実行時に、シーケ
ンス制御回路３にはアドレスレジスタ２に格納されたア
ドレスが入力され、次に実行するマイクロプログラムの
格納アドレスがシーケンス制御回路３で生成されて上述
の処理が繰返される。

次に、情報処理装置のデバッグモード時にＲＡＭ１のア
ドレスａに格納されたマイクロプログラムを（ｎ−１）
回実行してから、該マイクロプログラムのｎ回目の実行
のときにこの実行を停止させる場合について説明する。

このような場合、デバッグモードレジスタ１０には“１
″が、ストップアドレスレジスタ６にはアドレスａが、
カウンタ８にはｎが夫々初期設定される。

シーケンス制御回路３で生成されたアドレス、すなわち
次に実行されるマイクロプログラムの格納アドレスは、
シーケンス制御回路３から出力される毎に比較器７によ
ってストップアドレスレジスタ６に設定されたアドレス
ａと比較される。

比較器７における比較結果が不一致を示すときには比較
器７からカウンタ８に０″が出力され、比較器７におけ
る比較結果が一致を示すときには比較器７からカウンタ
８に“１”が出力される。

比較器７からカウンタ８に“１″が出力されると、カウ
ンタ８では初期設定された値ｎがら１が減算され、カウ
ンタ８にはその減算結果が保持される。このカウンタ８
の値は常に°“０”検出回路９でチエツクされ、“０″
検出路９はカウンタ８の値が′０”でなければアンド回
路１１に“０”を出力する。

上述の動作が繰返し行われてカウンタ８の値が′０”に
なると、“０”検出回路９はカウンタ８の値が”　ｏ　
”であることを検出してアンド回路１１に“１′°を出
力する。

このとき、デバッグモードレジスタ１０には”１”がセ
ットされているため、アンド回ｆＩ８１１から実行抑止
制御回路１２への出力も“１”となり、実行抑止制御回
路１２はＲＡＭ１のアドレスａから読出されて命令レジ
スタ４に格納されているマイクロプログラムの実行を抑
止する。

このように、シーケンス制御回路３で生成されたＲＡＭ
１へのアドレスとストップアドレスレジスタ６に設定さ
れたアドレスとの一致を比較器７で検出し、この比較器
７の比較結果における一致を示す回数が所定回数となっ
たことをカウンタ８と°゛０”検出回路つとによって検
出したときに、実行抑止制御回路１２によりＲＡＭ１の
該アドレスから読出されたマイクロプログラムの実行を
抑止するようにすることによって、マイクロプログラム
がループしている場合でも、このループ処理の中の任意
のアドレスで、かつ複数回ループした後にマイクロプロ
グラムの実行を停止させることができる。

よって、複数回ループした後の任意のアドレスにおける
装置の内部状態を判断することができるようになり、装
置に対するデバッグの効率を向上させることができる。

九匪血Ａ逮 以上説明したように本発明によれば、メモリへのアドレ
スと予め設定された停止アドレスとの一致を検出した回
数が予め設定された所定回数となったとき、該アドレス
によりメモリから読出されたマイクロプログラムの実行
を抑止するようにすることによって、マイクロプログラ
ムがループしている場合でも、このループ処理の中の任
意のアドレスで、かつ複数回ループした後にマイクロプ
ログラムの実行を停止させるこ、とができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 ３・・・・・・シーケンス制御回路 ６・・・・・・ストップアドレスレジスタ７・・・・・
・比較器 ８・・・・・・カウンタ ９・・・・・・“０”検出回路 １０・・・・・・デバッグモードレジスタ１１・・・・
・・アンド回路 １２・・・・・・実行抑止制御回路

Claims (1)

【特許請求の範囲】
1. （１）メモリへのアドレスと予め設定された停止アドレ
   スとの一致を検出するアドレス一致検出手段と、前記ア
   ドレス一致検出手段の検出結果が一致を示した回数を計
   数する計数手段と、前記計数手段により計数された前記
   検出結果の一致を示す回数が予め設定された所定回数と
   なったとき、該アドレスにより前記メモリから読出され
   たマイクロプログラムの実行を抑止する抑止手段とを有
   することを特徴とするシーケンス制御回路。