JPH03189823A

JPH03189823A - 命令実行方式

Info

Publication number: JPH03189823A
Application number: JP33023089A
Authority: JP
Inventors: Haruo Sugizaki; 杉崎　治男
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-20
Filing date: 1989-12-20
Publication date: 1991-08-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕１既要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段（第１図）作用実施例（第２図、第３図）発明の効果〔概要〕命令実行方式に関し、対象となるプログラムをパッチすることなく、簡単にプ
ログラムの処理時間を変えられるようにして、より効率
的な試験環境を提供することを目的とし、処理時間を遅延させようとするプログラム命令のアドレ
スを設定するアドレス設定部と、プログラム命令の遅延
時間値をセットする遅延時間設定部と、アドレス比較部
と、カウンタと、遅延時間比較部とを設け、プログラム
命令の実行アドレスがアドレス設定部の設定値と一致し
た時、アドレス比較部から出力される一致信号により、
プログラム命令の実行を抑止し、カウンタのカウント値
が遅延時間設定部の設定値と一致した時、遅延時間比較
部から出力される一致信号により、プログラム命令の実
行を再開するように構成する。

〔産業上の利用分野〕

本発明は、命令実行方式に関し、更に詳しくいえば、プ
ログラム命令を実行する際に用いられ、特に、プログラ
ムをデバッグする際のプログラムの処理時間を、任意に
変化させることができるようにして、デバッグ作業を容
易にした命令実行方式に関する。

〔従来の技術〕従来、プログラムのデバッグ作業では、固定的に発生す
るエラーに関しては、比較的短時間で情報収集ができ、
デバッグが容易な場合が多い。

しかし、間欠的なエラーに関しては、その事象が間欠的
なため、発生させるのが困難であり、デバッグに時間が
かかっていた。

例えば、テストプログラムを走行させて装置の試験を行
う場合には、エラーは発生しないが、実際の運用におい
てはエラーが発生する場合がある。

この原因の１つとしで、テストプログラムの走行による
試験では、固定的な試験のパターンとなるため、処理の
タイミングに関係するような間欠エラーの場合は、テス
トプログラム走行による試験では、処理時間が一定とな
ってしまい、エラーが発生しにくいということが考えら
れる。

このような場合における従来のデバッグ方法としては、
テストプログラムを長時間走行させてエラーの発生を待
つ、あるいは、プログラム中にダミールーチンを追加し
て、処理時間が変化するようにプログラムをパッチして
、試験環境を変える方法をとっていた。

Ｃ発明が解決しようとする課題〕上記のような従来のものにおいては次のような欠点があ
った。

（１）　　プログラムを長時間走行させる方法では、エ
ラー発生までに多大の時間を要する。

（２）処理時間を変化させるために、プログラムをパッ
チする方法では、パッチデータの作成誤りや、パッチデ
ータの投入の誤りなどがある。また、パッチ操作が繁雑
となる。

本発明は、このような従来の欠点を解消し、対象となる
プログラムをパッチすることなく、簡単にプログラムの
処理時間を変えられるようにして、より効率的な試験環
境を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図であり、図中、１はアドレス設
定部、２は命令実行部、３はアドレス比較部、４は遅延
時間設定部、５は遅延時間比較部、６は論理ゲート部、
７はカラン・夕を示す。

本発明は、上記の目的を達成するため、プログラム命令
を実行する命令実行部２と、処理時間を遅延させようと
するプログラム命令のアドレスを設定するアドレス設定
部１とプログラム命令の遅延時間値を設定する遅延時間
設定部４と、プログラム命令実行アドレスを、上記アド
レス設定部ｌに設定されたアドレスと比較するアドレス
比較部３と、一定周期で歩進するカウンタ７と、前記カ
ランタフのカウント値を、上記遅延時間設定部４に設定
された遅延時間値と比較する遅延時間比較部５とを設け
ると共に、上記アドレス比較部３の出力が一致信号となった時、命
令実行部２に対して、命令実行を抑止する信号を出力し
、上記遅延時間比較部５の出力が一致信号となった際、
命令実行の抑止を解除する信号を出力する論理ゲート部
６を設けたものである。

〔作用〕

本発明は上記のように構成したので、次のような作用が
ある。

先ず、アドレス設定部１に処理時間を遅延させようとす
るプログラム命令のアドレス（Ａｃ）をセットし、遅延
時間設定部４には、遅延させる時間イ直（Ｔｃ）をセッ
トする。

この状態で、命令実行部２においてプログラムの処理ル
ーチンが実行される時、プログラム命令実行アドレスが
セットされたアドレス（Ａｃ）になると、アドレス比較
部３の出力が一致信号となる。

この一致信号は、論理ゲート部６で論理処理され、命令
実行部２に対して命令実行の抑止を指示する信号を送る
。

またこの時、カウンタ７は一定周期で歩進させておき、
このカウント値が遅延時間設定部４にセットした値（Ｔ
ｃ）と一致すると、遅延時間比較部５の出力が一致信号
となる。

この一致信号は、論理ゲート部６で論理処理され、命令
実行部２に対して、命令実行の抑止を解除する信号を出
力する。

このようにすると、処理時間を遅延させようとする対象
のプログラム命令アドレス（Ｔｃ）、及び遅延させよう
とする時間値（Ｔｃ）を設定するだけで、プログラムの
処理時間を任意の時間に遅延させることが可能となる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図は、本発明の１実施例のブロック図であり、図中
、第１図と同符号は同一のものを示す。

また、７はアドレス保持レジスタ、８はプログラムカウ
ンタ、９は遅延時間指示レジスタ、１０はＡＮＤゲート
、１１はインバータを示す。

この例は、アドレス設定部１をアドレス保持レジスタ７
で構成し、遅延時間設定部４を遅延時間指示レジスタ９
で構成し、更に論理ゲート部６をＡＮＤゲート１０とイ
ンバータ１１で構成すると共に、カウンタ７を、アドレ
ス比較部３の一致信号でセラｌ−Ｌ、遅延時間比較部５
の一致信号でリセットするようにしたものである。

アドレス保持レジスタ７には、処理時間を遅延させよう
とするプログラム命令のアドレス（Ａｃ）を保持させて
おき、遅延時間指示レジスタ９には、遅延させる時間値
（Ｔｃ）をセットしておく。

命令実行部２においては、実行される命令のアドレスが
プログラムカウンタ８に保持されているから、この実行
アドレスをアドレス比較部３へ送り、比較を行わせる。

アドレス比較部３と遅延時間比較部５の出力は、比較結
果が不一致の時出される不一致信号がローレベルの「０
」で、比較結果が一致した時出される一致信号がハイレ
ベルの「１」とする。

論理ゲート部６は、アドレス比較部３の出力がｒＯＪな
らばその出力（ＡＮＤゲート］０の出力）は「０」、ア
ドレス比較部３の出力が「１」で遅延時間比較部５の出
力が「０」ならばその出力は「１」、遅延時間比較部５
の出力が「１」になると、その出力が「０」になる。

命令実行部２では、論理ゲート部６の出力が「１」で命
令実行を抑止し、「０」で命令を実行する。

第３図は、上記実施例の処理フローチャートを示した図
であり、カッコ内の数字は、各処理の番号を示す。

処理が開始されると（１００）　、命令実行部２では、
１つの命令を取り出して実行する（１０１）。

この時実行される命令のアドレスは、プログラムカウン
タ８に格納されているから、この命令実行アドレスをア
ドレス比較部３へ送って、アドレス保持レジスタ７に保
持されているアドレスＡｃと比較する（１０２）。

その結果、両者が不一致ならば、アドレス比較部３の出
力はローレベルの「０」であり、遅延時間比較部５の出
力も「０」であるから、論理ゲート部６の出力はｒＯＪ
となり、命令実行部２は命令の実行を継続し、次の命令
を取り出して実行する。

その後、プログラムカウンタ８に格納されているアドレ
スが、アドレス保持レジスタ７に保持されているアドレ
ス（Ａｃ）と一致すると、アドレス比較部３から一致信
号として、ハイレベルの信号ｒｌＪが出力される。

この時、論理ゲート部６の出力（ＡＮＤゲート１０の出
力）は「１」となり、命令実行部２での命令実行を抑止
（命令実行の一時停止）する＜１０３）と共に、アドレ
ス比較部３から出力される「１」　（一致信号）はセッ
ト信号としてカウンタ７に入力し、該カウンタ７をスタ
ート（カウント開始）させる（１０４）。

カウンタ７がカウントを開始すると、そのカウント値は
、遅延時間比較部５において、遅延時間指示レジスタ９
にセットされている遅延時間値（Ｔｃ）と比較される（
１０５）。

その結果、両者が不一致であれば、カウント値を加算（
＋１）して（１０６）カウントを続けるが、カウント値
とセントされている遅延時間値（Ｔｃ）が一致すると、
遅延時間比較部５の出力が「１」になる。この出力ｒｌ
Ｊにより、論理ゲート部６の出力がｒＯＪになり、抑止
されていた命令の実行を再開しく１０７＞、終了する（
１０８）。

また、遅延時間比較部５から一致信号が出されると、カ
ウンタ７はリセットされる。

上記の処理により、通常の処理よりＴｃ時間余分に経過
したことになる。

以上、実施例について説明したが、本発明は、次のよう
にしても実施可能である。

ｉｌｌ　　電源投入時より、カウンタの加算動作を開始
し、リセットをしないように構成してもよい。

この場合には、処理の遅延時間ゼロからカウンタの最大
値の遅延時間まで、ランダムな遅延時間が得られる。

（２）　　アドレス設定部や遅延時間設定部は、レジス
タに限らず、各種のメモリを使用してもよい。

（３）論理ゲート部は、２つの比較部からの信号を区別
して検出し、命令実行部に対して命令実行の抑止と解除
とを指示できれば、他の処理回路等を用いることも可能
である。

〔発明の効果〕

以上説明したように、本発明によれば次のような効果が
ある。

（１）処理時間を遅延させようとする対象のプログラム
命令アドレス、及び遅延させようとする時間を設定する
ことにより、プログラムの処理時間を、任意の時間に遅
延させることが可能となる。

（２）従来のように、対象となるプログラムをパッチす
ることなく、節単にプログラムの処理時間を変えられる
から、効率的な試験環境ができ、プログラムのデバッグ
作業が容易になる。

１−アドレス設定部２・−命令実行部３−・アドレス比較部４−遅延時間設定部５−・遅延時間比較部６−・論理ゲート部７−カウンタ

Claims

【特許請求の範囲】処理時間を遅延させようとするプログラム命令のアドレ
スを設定するアドレス設定部（１）と、プログラム命令
の遅延時間値をセットする遅延時間設定部（４）と、プログラム命令の実行アドレスと、上記アドレス設定部
（１）の設定値とを比較するアドレス比較部（３）と、一定周期で歩進するカウンタ（７）と、前記カウンタ（７）のカウント値を、上記遅延時間設定
部（４）の設定値と比較する遅延時間比較部（５）とを
設け、プログラム命令の実行アドレスがアドレス設定部（１）
の設定値と一致した時、アドレス比較部（３）から出力
される一致信号により、プログラム命令の実行を抑止し
、カウンタ（７）のカウント値が遅延時間設定部（４）の
設定値と一致した時、遅延時間比較部（５）から出力さ
れる一致信号により、プログラム命令の実行を再開する
ことを特徴とする命令実行方式。