JPH06259283A - プログラム開発支援装置 - Google Patents

Abstract

(57)【要約】 【目的】プログラム開発時のディバグ作業において、対
象とするプログラムの実行を停止させることなく、デー
タ設定を自由に行うことができるプログラム開発支援装
置装置を提供する。 【構成】本発明のプログラム開発支援装置は、対象とす
るマイクロプロセッサのプログラムの実行に伴ない、当
該マイクロプロセッサから逐次アドレスを取込み、当該
アドレスを出力するデータレジスタ１と、予め任意のア
ドレスが設定されるのアドレスレジスタ３と、前記マイ
クロプロセッサのプログラム実行時に、アドレスレジス
タ３から入力されるアドレスと、データレジスタ１より
入力されるアドレスとを比較照合して、両アドレスの一
致信号を出力するアドレス比較器２と、予め任意のアド
レスが設定されるアドレスレジスタ５と、予め任意のデ
ータが格納されるデータ格納部６と、アドレス比較部２
から出力される一致信号に応じて、データ格納部６に格
納さいるデータを、アドレスレジスタ５に設定されてい
るデータ領域に設定するデータ変更部４とを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラム開発支援装置
に関し、特にマイクロプロセッサのプログラム開発など
において使用されるプログラム開発支援装置に関する。

【０００２】

【従来の技術】従来、この種のプログラム開発支援装置
（イン・サーキット・エミュレータなど）は、例えば電
波新聞社マイコンＯＡ用語辞典（第１版）に示されるよ
うに、マイクロプロセッサなどのプログラム開発段階に
おいて、作成されたプログラムを実行することにより当
該プログラムが正しく動作するか否かを検査して、必要
であればプログラムを修正・追加すること（一般に、こ
の作業をディバグと云う）を目的として用いられてい
る。近年、製品の高機能化、多機能化に伴ないプログラ
ム規模は拡大し続けている。従って、一般的に大規模な
プログラムは複数の人員により開発が行われているのが
通例である。

【０００３】このようなプログラム開発の段階において
は、他のモジュールの開発が未だ完成していない状態に
おいて、ディバグを実行しなければならないことがあ
る。この場合には、プログラム開発支援装置のブレーク
機能などを用いて、ディバグの対象となるプログラムを
実行させ、必要箇所においてその実行を停止させて、Ｒ
ＡＭ変更機能などを使用して未完のモジュールにおいて
使用されるデータエリアの値を変更してから、対象プロ
グラムを再度実行させるという作業を繰返して行い、対
応するプログラムのディバグを行うのが一般的である。

【０００４】このために、ディバグの過程において、外
部からパルスなどの入力がある場合には、対象とするプ
ログラムの実行が停止されてしまうために、正確に入力
を取込むことが非常に困難な状態となる。従ってプログ
ラムの実行が停止されている時には、入力も一時的に停
止させるような外部回路を別途開発して用いることによ
り、ディバグおよび開発プログラムの検査が行われてい
る。

【０００５】

【発明が解決しようとする課題】上述した従来のプログ
ラム開発支援装置においては、ディバグの対象となるプ
ログラムの実行を一時停止させてデータエリアの値を変
更なければならないために、パルス入力など外部からの
入力がある場合には、対象プログラムの実行を停止させ
た場合に正しくパルスを取込むことができないという問
題があり、このために、外部機器などを用いて疑似的に
パルス入力などを一時的に停止させることが必要とな
り、ディバクおよび検査において、かなりの余分な労力
を要するという欠点がある。

【０００６】

【課題を解決するための手段】第１の発明のプログラム
開発支援装置は、対象とするマイクロプロセッサのプロ
グラムの実行に伴ない、当該マイクロプロセッサから逐
次アドレス情報を取込み、当該アドレス情報を出力する
データレジスタと、予め任意のアドレスが設定される第
１のアドレスレジスタと、前記マイクロプロセッサにお
けるプログラム実行時に、前記第１のアドレスレジスタ
から入力されるアドレス情報と、前記データレジスタよ
り入力されるアドレス情報とを比較照合して、両アドレ
ス情報の一致信号を出力するアドレス比較器と、予め任
意のアドレス情報が設定される第２のアドレスレジスタ
と、予め任意のデータが格納されるデータ格納部と、前
記アドレス比較部から出力される一致信号に応じて、前
記データ格納部に格納されているデータを、前記第２の
アドレスレジスタに設定されているデータ領域に設定す
るデータ変更部とを備えることを特徴としている。

【０００７】また、第２の発明のプログラム開発支援装
置は、対象とするマイクロプロセッサのプログラムの実
行に伴ない、当該マイクロプロセッサから逐次アドレス
情報を取込み、当該アドレス情報を出力するデータレジ
スタと、予め任意のアドレスが設定される第１のアドレ
スレジスタと、前記マイクロプロセッサにおけるプログ
ラム実行時に、前記第１のアドレスレジスタから入力さ
れるアドレス情報と、前記データレジスタより入力され
るアドレス情報とを比較照合して、両アドレス情報の一
致信号を出力するアドレス比較器と、予め任意のアドレ
ス情報が設定される第２のアドレスレジスタと、予め任
意のデータが格納されるデータ格納部と、予め前記第１
のアドレスレジスタに設定されているプログラムアドレ
スを、何回実行したらデータ変更するかの実行回数が設
定され、第１のアドレスレジスタに設定されているアド
レスを通過した時点において、前記アドレス比較器より
出力される一致信号が当該実行回数に合致したかを検出
するカウント制御回路と、前記カウント制御回路から出
力される実行回数一致信号に応じて、前記データ格納部
に格納されているデータを、前記第２のアドレスレジス
タに設定されているデータ領域に設定するデータ変更部
とを備えることを特徴としている。

【０００８】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、内部
バス７に対応して、データレジスタ１と、アドレス比較
部２と、アドレスレジスタ３および５と、データ変更部
４と、データ格納部６とを備えて構成される。

【００１０】図１において、データレジスタ１は、対象
となるマイクロプロセッサのプログラムの実行に伴ない
逐次アドレス情報を取込み、アドレス比較部２に対して
当該アドレス情報を伝達する。アドレス比較器２は、デ
ータレジスタ１より出力されるアドレス情報と、アドレ
スレジスタ３に予め設定されているアドレスを比較して
一致信号を出力する。この一致信号に応じて、データ変
更部４においては、アドレスレジスタ５に設定されてい
るデータ領域に、データ格納部６に予め設定されている
データが設定される。

【００１１】次に、本実施例の動作について説明する。
図３は、対象とするプログラムのモジュール構成を示す
フローチャートである。図３を参照して、モジュールＡ
１１、モジュールＢ１２およびモジュールＣ１３を含む
プログラムの開発過程において、モジュールＡ１１が未
だ完成されていない時点においてディバグを行う作業に
ついて説明する。

【００１２】図１のアドレスレジスタ３に対しては、本
来モジュールＡ１１が格納されているアドレス（アドレ
スａ）が設定される。また、本来モジュールＡ１１より
出力されるデータのデータ領域とその値が、それぞれア
ドレスレジスタ５（この場合はｘｙｚ番地とする）と、
データ格納部６（この場合はデータａｂｃとする）に予
め設定される。対象プログラムの実行時に、当該プログ
ラムの実行が前記アドレスａについて行われた時点がア
ドレス比較器２により検出され、データ変更部４に設定
されているアドレスを通過したことを知らされる。デー
タ変更部４においては、アドレスレジスタ５により示さ
れる前記ｘｙｚ番地に、データ格納部６に格納されてい
る前記データａｂｃが自動的に設定される。従って、プ
ログラムの実行中に任意のプログラムアドレスが実行さ
れた時点において、任意のデータ領域に任意のデータを
設定することができるために、未完のプログラムモジュ
ールが存在していても、本来、そのモジュールが実行さ
れる箇所において、必要なデータ領域に必要なデータを
自由に設定することが可能となり、極めて簡単に全体の
ディバグおよび検査を行うことができる。

【００１３】図２は、本発明の第２の実施例を示すブロ
ック図である。図２に示されるように、本実施例は、内
部バス７に対応して、データレジスタ１と、アドレス比
較部２と、アドレスレジスタ３および５と、データ変更
部４と、データ格納部６と、カウント部８とを備えて構
成される。図１との対比により明らかなように、本実施
例においては、前述の第１の実施例に対して、新たにカ
ウント制御部８が付加されている。これは、対象プログ
ラムの実行時において、任意のプログラムアドレスを実
行する時点ごとに、任意のデータ領域に任意のデータが
設定されてしまうと、これにより、データ設定のタイミ
ングを考慮することができなくなるという問題があり、
本実施例において、上述のようにカウント制御部８が付
加されているのは、この問題に対する対応策としてであ
る。

【００１４】図２において、カウント制御部８には、ア
ドレスレジスタ３において設定されたプログラムアドレ
スを何回実行したらデータ変更を行うのかという回数が
予め設定されており、アドレスレジスタ３において設定
されているアドレスを通過した時点において、アドレス
比較回路２より出力される一致信号が、予め設定されて
いる回数に合致すると、前述の第１の実施例において説
明されているように、任意のデータ領域に任意のデータ
を設定することが可能となる。

【００１５】

【発明の効果】以上説明したように、本発明は、マイク
ロプロセッサなどのプログラム開発時において、プログ
ラムの実行に当たり、任意のプログラムアドレスで任意
のデータ領域に自由にデータを設定することができるた
めに、未完のプログラムが存在することがあっても、当
該プログラムの実行を停止させることなく、見掛け上、
その処理を実行したように、全体のディバグを容易に実
行することができるという効果がある。

【００１６】また、外部からのパルスなどの入力があっ
ても、プログラムを停止させる必要がないために、正確
に、そして容易にパルス入力を取込むことができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】プログラムのモジュール構成を示すフローチャ
ートである。

【符号の説明】

１ データレジスタ ２ アドレス比較部 ３、５ アドレスレジスタ ４ データ変更部 ６ データ格納部 ７ 内部バス ８ カウント制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 対象とするマイクロプロセッサのプログ
   ラムの実行に伴ない、当該マイクロプロセッサから逐次
   アドレス情報を取込み、当該アドレス情報を出力するデ
   ータレジスタと、 予め任意のアドレスが設定される第１のアドレスレジス
   タと、 前記マイクロプロセッサにおけるプログラム実行時に、
   前記第１のアドレスレジスタから入力されるアドレス情
   報と、前記データレジスタより入力されるアドレス情報
   とを比較照合して、両アドレス情報の一致信号を出力す
   るアドレス比較器と、 予め任意のアドレス情報が設定される第２のアドレスレ
   ジスタと、 予め任意のデータが格納されるデータ格納部と、 前記アドレス比較部から出力される一致信号に応じて、
   前記データ格納部に格納されているデータを、前記第２
   のアドレスレジスタに設定されているデータ領域に設定
   するデータ変更部と、 を備えることを特徴とするプログラム開発支援装置。
2. 【請求項２】 対象とするマイクロプロセッサのプログ
   ラムの実行に伴ない、当該マイクロプロセッサから逐次
   アドレス情報を取込み、当該アドレス情報を出力するデ
   ータレジスタと、 予め任意のアドレスが設定される第１のアドレスレジス
   タと、 前記マイクロプロセッサにおけるプログラム実行時に、
   前記第１のアドレスレジスタから入力されるアドレス情
   報と、前記データレジスタより入力されるアドレス情報
   とを比較照合して、両アドレス情報の一致信号を出力す
   るアドレス比較器と、 予め任意のアドレス情報が設定される第２のアドレスレ
   ジスタと、 予め任意のデータが格納されるデータ格納部と、 予め前記第１のアドレスレジスタに設定されているプロ
   グラムアドレスを、何回実行したらデータ変更するかの
   実行回数が設定され、第１のアドレスレジスタに設定さ
   れているアドレスを通過した時点において、前記アドレ
   ス比較器より出力される一致信号が当該実行回数に合致
   したかを検出するカウント制御回路と、 前記カウント制御回路から出力される実行回数一致信号
   に応じて、前記データ格納部に格納されているデータ
   を、前記第２のアドレスレジスタに設定されているデー
   タ領域に設定するデータ変更部と、 を備えることを特徴とするプログラム開発支援装置。