JPH0125094B2 - - Google Patents
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- JPH0125094B2 JPH0125094B2 JP10010079A JP10010079A JPH0125094B2 JP H0125094 B2 JPH0125094 B2 JP H0125094B2 JP 10010079 A JP10010079 A JP 10010079A JP 10010079 A JP10010079 A JP 10010079A JP H0125094 B2 JPH0125094 B2 JP H0125094B2
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- 238000000034 method Methods 0.000 claims description 10
- 230000007246 mechanism Effects 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は複数入出力装置を共通制御部で１実行
サイクルを複数個の小サイクルに分割しいくつか
の小サイクル分の時間をずらして並列にマイクロ
プログラムを実行していく情報処理装置に関する
ものである。
サイクルを複数個の小サイクルに分割しいくつか
の小サイクル分の時間をずらして並列にマイクロ
プログラムを実行していく情報処理装置に関する
ものである。
従来、複数の入出力装置（以下Ｉ／Ｏという）
を制御する方式としては、第１図ａに示すよう
に、各Ｉ／Ｏ１０1，１０2毎に、たとえばＩ／Ｏ
（）１０1で示すマイクロプロセツサ（μPC）１
３1によるマイクロプログラム命令をＩ／Ｏ制御
部１２1の制御レジスタに与え、この内容により
Ｉ／Ｏ機構部１１1の駆動回路を通して機構要素
を駆動し、その動作を検出回路により検出して
Ｉ／Ｏ制御部１２1とμPC１３1に戻して制御が行
なわれる。この方式は実行速度は速いが、各Ｉ／
Ｏ毎にμPCが必要なので高価である。とくにマイ
クロプログラム（μPG）を記憶するROMや
RAMが高価であるし、μPGを変更しようとする
と、RAMでは各Ｉ／Ｏ全てにμPGのロードを行
なう必要がある。ROMでは全Ｉ／ＯのROMを
置き換えなければならないので更新が厄介であ
る。
を制御する方式としては、第１図ａに示すよう
に、各Ｉ／Ｏ１０1，１０2毎に、たとえばＩ／Ｏ
（）１０1で示すマイクロプロセツサ（μPC）１
３1によるマイクロプログラム命令をＩ／Ｏ制御
部１２1の制御レジスタに与え、この内容により
Ｉ／Ｏ機構部１１1の駆動回路を通して機構要素
を駆動し、その動作を検出回路により検出して
Ｉ／Ｏ制御部１２1とμPC１３1に戻して制御が行
なわれる。この方式は実行速度は速いが、各Ｉ／
Ｏ毎にμPCが必要なので高価である。とくにマイ
クロプログラム（μPG）を記憶するROMや
RAMが高価であるし、μPGを変更しようとする
と、RAMでは各Ｉ／Ｏ全てにμPGのロードを行
なう必要がある。ROMでは全Ｉ／ＯのROMを
置き換えなければならないので更新が厄介であ
る。
次に従来の他の方式は同図ｂに示すように各
Ｉ／Ｏ２０1，２０2毎に、たとえばＩ／Ｏ２０1
はＩ／Ｏ制御部２２1とＩ／Ｏ機構部２１1より成
り、これらは１個のμPC２３にタイミング分配器
２４よりのタイミングを供給し時分割制御され
る。すなわち、ある実行サイクルはＩ／Ｏ２０1
を、次の実行サイクルはＩ／Ｏ２０2に割当てら
れる。この方式はμPCが１個しかないので安価で
あり、μPCの更新が容易と言う利点がある。しか
し実行速度はＩ／Ｏの台数に比例して遅くなつて
しまう。
Ｉ／Ｏ２０1，２０2毎に、たとえばＩ／Ｏ２０1
はＩ／Ｏ制御部２２1とＩ／Ｏ機構部２１1より成
り、これらは１個のμPC２３にタイミング分配器
２４よりのタイミングを供給し時分割制御され
る。すなわち、ある実行サイクルはＩ／Ｏ２０1
を、次の実行サイクルはＩ／Ｏ２０2に割当てら
れる。この方式はμPCが１個しかないので安価で
あり、μPCの更新が容易と言う利点がある。しか
し実行速度はＩ／Ｏの台数に比例して遅くなつて
しまう。
本発明は上記の各欠点を除去したもので、その
目的は１個のマイクロプロセツサを用いて共通に
制御し、しかも実行速度も速くした情報処理装置
を提供することである。
目的は１個のマイクロプロセツサを用いて共通に
制御し、しかも実行速度も速くした情報処理装置
を提供することである。
前記目的を達成するため、本発明の情報処理装
置は、Ｉ／Ｏ制御部とＩ／Ｏ機構部からなる複数
台の入出力装置を１台の共通制御部でマイクロプ
ログラム方式により制御する情報処理装置におい
て、 マイクロプログラムに定められた複数の小サイ
クルで実行するためのクロツク信号を生成し、該
クロツク信号を各入出力装置にＩ／Ｏ選択信号と
して出力し、かつ該クロツク信号を共通制御部内
の複数のマルチプレクサ回路に対するマルチプレ
クサ選択信号として出力するタイミング分配回
路、 マイクロプログラムの小サイクル毎に対応して
複数設けられ、各入出力装置の第１バスを介して
入力される入力情報をマルチプレクサ選択信号で
選択入力するマルチプレクサ回路、 およびマイクロプログラムの小サイクル毎に対
応して複数設けられ、対応したマルチプレクサ回
路からの入力情報を入力して各々定められた処理
を実行する処理部を有し、各入出力装置の第２バ
スにレジスタ選択信号、レジスタセツト信号、演
算結果信号を出力する処理回路からなる共通制御
部と、 共通制御部からのＩ／Ｏ選択信号により各入出
力装置に定められたタイミングでタイミング信号
を生成するシフトレジスタ、 およびレジスタ群の中からシフトレジスタのタ
イミング信号で選択されたレジスタ選択信号によ
り選択されたレジスタ内の情報を第１バスに共通
制御部への入力情報として出力する選択回路を備
え、 シフトレジスタのタイミング信号の定められた
タイミングで第２バスの処理結果をレジスタ群内
のレジスタセツト信号で指定されるレジスタにセ
ツトするとともに、レジスタ群内の各レジスタの
内容によりＩ／Ｏ機構部を制御するように構成さ
れたＩ／Ｏ制御部を各入出力装置に備えることに
より、 共通制御部の各処理部は入出力装置毎に読出さ
れたマイクロプログラム命令の各小サイクルの処
理を各入出力装置に定められたタイミングで並列
的に実行するようにしたことを特徴とするもので
ある。
置は、Ｉ／Ｏ制御部とＩ／Ｏ機構部からなる複数
台の入出力装置を１台の共通制御部でマイクロプ
ログラム方式により制御する情報処理装置におい
て、 マイクロプログラムに定められた複数の小サイ
クルで実行するためのクロツク信号を生成し、該
クロツク信号を各入出力装置にＩ／Ｏ選択信号と
して出力し、かつ該クロツク信号を共通制御部内
の複数のマルチプレクサ回路に対するマルチプレ
クサ選択信号として出力するタイミング分配回
路、 マイクロプログラムの小サイクル毎に対応して
複数設けられ、各入出力装置の第１バスを介して
入力される入力情報をマルチプレクサ選択信号で
選択入力するマルチプレクサ回路、 およびマイクロプログラムの小サイクル毎に対
応して複数設けられ、対応したマルチプレクサ回
路からの入力情報を入力して各々定められた処理
を実行する処理部を有し、各入出力装置の第２バ
スにレジスタ選択信号、レジスタセツト信号、演
算結果信号を出力する処理回路からなる共通制御
部と、 共通制御部からのＩ／Ｏ選択信号により各入出
力装置に定められたタイミングでタイミング信号
を生成するシフトレジスタ、 およびレジスタ群の中からシフトレジスタのタ
イミング信号で選択されたレジスタ選択信号によ
り選択されたレジスタ内の情報を第１バスに共通
制御部への入力情報として出力する選択回路を備
え、 シフトレジスタのタイミング信号の定められた
タイミングで第２バスの処理結果をレジスタ群内
のレジスタセツト信号で指定されるレジスタにセ
ツトするとともに、レジスタ群内の各レジスタの
内容によりＩ／Ｏ機構部を制御するように構成さ
れたＩ／Ｏ制御部を各入出力装置に備えることに
より、 共通制御部の各処理部は入出力装置毎に読出さ
れたマイクロプログラム命令の各小サイクルの処
理を各入出力装置に定められたタイミングで並列
的に実行するようにしたことを特徴とするもので
ある。
以下本発明を実施例につき詳述する。
第２図〜は本発明の原理説明図である。す
なわち、複数のＩ／Ｏを１台のμPCを含む共通制
御部で制御し、各Ｉ／Ｏ（）、Ｉ／Ｏ（）……
の実行サイクルを複数の小サイクルに分割し、そ
のいくつかの小サイクルを隔てて同図〜に示
すように互にずらして並列同時にマイクロプログ
ラムが実行される。
なわち、複数のＩ／Ｏを１台のμPCを含む共通制
御部で制御し、各Ｉ／Ｏ（）、Ｉ／Ｏ（）……
の実行サイクルを複数の小サイクルに分割し、そ
のいくつかの小サイクルを隔てて同図〜に示
すように互にずらして並列同時にマイクロプログ
ラムが実行される。
第３図は第２図の原理に従う本発明の実施例の
構成説明図であり、第４図ａ〜ｅはその動作波形
図である。
構成説明図であり、第４図ａ〜ｅはその動作波形
図である。
第３図において、各Ｉ／Ｏ（）２０1，Ｉ／Ｏ
（）２０2……を共通制御するため、Ｉ／Ｏ制御
部２２1，２２2……にバス切換回路を追加し、共
通制御部３０との間の第１、第２バスに対して第
１バスへの出口と第２バスからの入口を設け、ま
た共通制御部３０にはバス切換回路、タイミング
分配回路、レジスタ等を追加し、第１バスからの
複数の入口と第２バスへの１個の出口を設けたも
のである。
（）２０2……を共通制御するため、Ｉ／Ｏ制御
部２２1，２２2……にバス切換回路を追加し、共
通制御部３０との間の第１、第２バスに対して第
１バスへの出口と第２バスからの入口を設け、ま
た共通制御部３０にはバス切換回路、タイミング
分配回路、レジスタ等を追加し、第１バスからの
複数の入口と第２バスへの１個の出口を設けたも
のである。
第４図ａ〜ｅのうち同図ａ〜ｄはＩ／Ｏ（）
２０1〜Ｉ／Ｏ（）２０4のマイクロプログラム
の１実行サイクルを４分割した小サイクルをＩ／
Ｏ毎に選択する選択信号Ａ，Ｂ，Ｃ，Ｄとクロツ
クCLKを示し、共通制御部３０のタイミング分
配回路からＩ／Ｏ選択信号とクロツクが第２バス
を介し各Ｉ／Ｏに送られ、この実行後の検出情報
等は別々に第１バスを通して共通制御部３０に送
られる。これらは同図ｅのクロツク（CL）に同
期して行なわれる。
２０1〜Ｉ／Ｏ（）２０4のマイクロプログラム
の１実行サイクルを４分割した小サイクルをＩ／
Ｏ毎に選択する選択信号Ａ，Ｂ，Ｃ，Ｄとクロツ
クCLKを示し、共通制御部３０のタイミング分
配回路からＩ／Ｏ選択信号とクロツクが第２バス
を介し各Ｉ／Ｏに送られ、この実行後の検出情報
等は別々に第１バスを通して共通制御部３０に送
られる。これらは同図ｅのクロツク（CL）に同
期して行なわれる。
第５図は第３図の実施例の各Ｉ／Ｏ２０内の
Ｉ／Ｏ制御部２２の詳細図、第６図は同図の共通
制御部３０の詳細図を示す。以下それぞれの構成
の概要と両者の間の制御手順について説明する。
Ｉ／Ｏ制御部２２の詳細図、第６図は同図の共通
制御部３０の詳細図を示す。以下それぞれの構成
の概要と両者の間の制御手順について説明する。
第５図のＩ／Ｏ２０では、破線で囲んだ各Ｉ／
Ｏ制御部２２は、Ｉ／Ｏ機構部２１の駆動回路お
よび検出回路にそれぞれ対応する駆動用レジスタ
３５1〜３５ｎ、検出用レジスタ３６1〜３６ｎ、
およびタイマ３７、汎用レジスタ３８、命令カウ
ンタ３９等を含むレジスタフアイル３１を設け、
これに対し第２バスの入口から演算結果信号群が
入力され、所定のレジスタにレジスタセツト信号
群によりセツトされる。そしてその出力はバス切
換回路のマルチプレクサ３２を通し、第２バスの
入口から入力されたレジスタ選択信号群と前述の
Ｉ／Ｏ選択信号、後述のブランチ指定信号をそれ
ぞれシフトレジスタ３３，３４を介したシフト信
号とにより切換えられ、被選択レジスタデータ群
として第１バスへの出口に送出される。
Ｏ制御部２２は、Ｉ／Ｏ機構部２１の駆動回路お
よび検出回路にそれぞれ対応する駆動用レジスタ
３５1〜３５ｎ、検出用レジスタ３６1〜３６ｎ、
およびタイマ３７、汎用レジスタ３８、命令カウ
ンタ３９等を含むレジスタフアイル３１を設け、
これに対し第２バスの入口から演算結果信号群が
入力され、所定のレジスタにレジスタセツト信号
群によりセツトされる。そしてその出力はバス切
換回路のマルチプレクサ３２を通し、第２バスの
入口から入力されたレジスタ選択信号群と前述の
Ｉ／Ｏ選択信号、後述のブランチ指定信号をそれ
ぞれシフトレジスタ３３，３４を介したシフト信
号とにより切換えられ、被選択レジスタデータ群
として第１バスへの出口に送出される。
これに対し、第６図の共通制御部３０は、第１
バスの入口を通し各Ｉ／Ｏからの入力がバス切換
回路のマルチプレクサ４１1〜４１4にそれぞれ分
岐入力され、タイミング分配回路５２により第４
図Ａ〜ＤのＩ／Ｏ選択信号のタイミングで駆動さ
れる。このＩ／Ｏ選択信号は第２バス出口から各
Ｉ／Ｏに送られる。
バスの入口を通し各Ｉ／Ｏからの入力がバス切換
回路のマルチプレクサ４１1〜４１4にそれぞれ分
岐入力され、タイミング分配回路５２により第４
図Ａ〜ＤのＩ／Ｏ選択信号のタイミングで駆動さ
れる。このＩ／Ｏ選択信号は第２バス出口から各
Ｉ／Ｏに送られる。
各Ｉ／Ｏ毎にＩ／Ｏ選択信号のタイミングによ
り第１バス入口からマルチプレクサ４１1を通し、
指定Ｉ／Ｏの命令カウンタによりメモリ４２を読
み出し、小サイクルに対応して逐次シフトするレ
ジスタ４３，４４，４５にデータをセツト
し、この出力により指定Ｉ／Ｏに対し第２バスを
通しレジスタ選択信号群を送り、またレジスタ
４５の出力のマイクロ命令が解読器４６で解読さ
れ、指定Ｉ／Ｏに対し第２バスを通しレジスタセ
ツト信号群として送られる。これらのレジスタ
４３，４４，４５の内容が調べられ、たとえ
ば各小サイクルのマイクロ命令がブランチ命令の
時は、レジスタ４３で指定したＩ／Ｏのレジス
タの内容をタイミング制御されたマルチプレクサ
４１2に入れレジスタ内の１ビツトを選択するマ
ルチプレクサ４７を介し、このテストビツトはブ
ランチ判別回路４８でブランチ判別して第２バス
に送り、前述のＩ／Ｏのブランチ指示信号とす
る。
り第１バス入口からマルチプレクサ４１1を通し、
指定Ｉ／Ｏの命令カウンタによりメモリ４２を読
み出し、小サイクルに対応して逐次シフトするレ
ジスタ４３，４４，４５にデータをセツト
し、この出力により指定Ｉ／Ｏに対し第２バスを
通しレジスタ選択信号群を送り、またレジスタ
４５の出力のマイクロ命令が解読器４６で解読さ
れ、指定Ｉ／Ｏに対し第２バスを通しレジスタセ
ツト信号群として送られる。これらのレジスタ
４３，４４，４５の内容が調べられ、たとえ
ば各小サイクルのマイクロ命令がブランチ命令の
時は、レジスタ４３で指定したＩ／Ｏのレジス
タの内容をタイミング制御されたマルチプレクサ
４１2に入れレジスタ内の１ビツトを選択するマ
ルチプレクサ４７を介し、このテストビツトはブ
ランチ判別回路４８でブランチ判別して第２バス
に送り、前述のＩ／Ｏのブランチ指示信号とす
る。
また、小サイクルのマイクロ命令が演算命令の
時はレジスタ４４，４５で指定したＩ／Ｏの
レジスタの内容をマルチプレクサ４１3，４１4に
入れ、それぞれ被演算レジスタ４９とマイクロ命
令で制御される切換回路５０を介して演算回路５
１に入力して演算が実行される。演算回路５１か
ら出力した演算結果信号群は第２バスを通し所定
Ｉ／Ｏの指定されたレジスタに送り、前述のレジ
スタセツト信号群によりセツトされる。
時はレジスタ４４，４５で指定したＩ／Ｏの
レジスタの内容をマルチプレクサ４１3，４１4に
入れ、それぞれ被演算レジスタ４９とマイクロ命
令で制御される切換回路５０を介して演算回路５
１に入力して演算が実行される。演算回路５１か
ら出力した演算結果信号群は第２バスを通し所定
Ｉ／Ｏの指定されたレジスタに送り、前述のレジ
スタセツト信号群によりセツトされる。
以上の構成を用いて、第４図ａ〜ｄのＩ／Ｏ選
択信号Ａ〜ＤのタイミングにおけるＩ／Ｏ制御動
作を説明する。
択信号Ａ〜ＤのタイミングにおけるＩ／Ｏ制御動
作を説明する。
まず、第1I／Ｏ２０1に着目すると、このＩ／
Ｏ制御部２２1は第４図ａのＡ信号と同図ｅの
CLK信号を受信する。第５図に示すよくに、
Ｉ／Ｏ選択信号のＡ信号はシフトレジスタ３３に
入力され、Ｉ／Ｏ制御部２２1内で順次Ａ，Ｂ，
Ｃ，Ｄ信号を作成する。この時、第2I／Ｏ２０2
はＢ信号とCLK信号を受信し、同様に順次Ｂ，
Ｃ，Ｄ，Ａ信号の順にタイミング信号を作成す
る。
Ｏ制御部２２1は第４図ａのＡ信号と同図ｅの
CLK信号を受信する。第５図に示すよくに、
Ｉ／Ｏ選択信号のＡ信号はシフトレジスタ３３に
入力され、Ｉ／Ｏ制御部２２1内で順次Ａ，Ｂ，
Ｃ，Ｄ信号を作成する。この時、第2I／Ｏ２０2
はＢ信号とCLK信号を受信し、同様に順次Ｂ，
Ｃ，Ｄ，Ａ信号の順にタイミング信号を作成す
る。
第1I／Ｏ２０1内の第１制御部２２1は信号Ａの
タイミングで、レジスタフアイル３１中の命令カ
ウンタ３９を選択して、命令カウンタ３９の内容
をマルチプレクサ３２を介して第１バス上に送
る。
タイミングで、レジスタフアイル３１中の命令カ
ウンタ３９を選択して、命令カウンタ３９の内容
をマルチプレクサ３２を介して第１バス上に送
る。
第６図の共通制御部３０では第1I／Ｏ２０1か
らの第１バスをバス切換回路のマルチプレクサ４
１1で選択し、前述の命令カウンタ３９の示すア
ドレス信号群からメモリ４２を読み出し、レジス
タ４３にこの読み出した内容をセツトする。
らの第１バスをバス切換回路のマルチプレクサ４
１1で選択し、前述の命令カウンタ３９の示すア
ドレス信号群からメモリ４２を読み出し、レジス
タ４３にこの読み出した内容をセツトする。
次に信号Ｂのタイミングになると、共通制御部
３０は前タイミングでメモリ４２から読み出され
たレジスタ４３のマイクロ命令を見て、演算系
の命令か、ブランチ系の命令かを判断し、ブラン
チ系の命令であればブランチ条件が成立するかど
うかを判定するために第２バスにレジスタ選択信
号を出し、第1I／Ｏ２０1は指定されたレジスタ
の内容を第１バスに送出する。バス切換回路のマ
ルチプレクサ４１2はこの信号Ｂのタイミングで
は第1I／Ｏ２０1を選択しており、ブランチ判別
回路４８は第1I／Ｏ２０1のレジスタフアイル３
１中の１ビツトをテストして、ブランチするか否
かを定めることができる。この信号Ｂのタイミン
グでは、バス切換回路は第2I／Ｏ２０2を選択し
ているので、メモリ４２のアドレスは第2I／Ｏ２
０2の命令カウンタ３９となつている。この信号
Ｂのタイミングではレジスタ４３の内容はレジ
スタ４４に移される。
３０は前タイミングでメモリ４２から読み出され
たレジスタ４３のマイクロ命令を見て、演算系
の命令か、ブランチ系の命令かを判断し、ブラン
チ系の命令であればブランチ条件が成立するかど
うかを判定するために第２バスにレジスタ選択信
号を出し、第1I／Ｏ２０1は指定されたレジスタ
の内容を第１バスに送出する。バス切換回路のマ
ルチプレクサ４１2はこの信号Ｂのタイミングで
は第1I／Ｏ２０1を選択しており、ブランチ判別
回路４８は第1I／Ｏ２０1のレジスタフアイル３
１中の１ビツトをテストして、ブランチするか否
かを定めることができる。この信号Ｂのタイミン
グでは、バス切換回路は第2I／Ｏ２０2を選択し
ているので、メモリ４２のアドレスは第2I／Ｏ２
０2の命令カウンタ３９となつている。この信号
Ｂのタイミングではレジスタ４３の内容はレジ
スタ４４に移される。
次の信号Ｃのタイミングでは、バス切換回路の
マルチプレクサ４１3は第1I／Ｏ２０1、マルチプ
レクサ４１2は第2I／Ｏ２０2を、マルチプレクサ
４１1は第3I／Ｏ２０3を選択している。この時共
通制御部３０はブランチ系命令であればＩ／Ｏ制
御部２２1の命令カウンタ３９を、演算系命令で
あれば演算対象のレジスタをレジスタ４４の内
容から判断して第２バス経由でレジスタ選択信号
を第1I／Ｏ２０1に送り、そのレジスタの内容は
第１バスを介しバス切換回路のマルチプレクサ４
１3を通し、被演算レジスタ４９にセツトされる。
この信号Ｃのタイミングではレジスタ４４の内
容はレジスタ４５へ移される。
マルチプレクサ４１3は第1I／Ｏ２０1、マルチプ
レクサ４１2は第2I／Ｏ２０2を、マルチプレクサ
４１1は第3I／Ｏ２０3を選択している。この時共
通制御部３０はブランチ系命令であればＩ／Ｏ制
御部２２1の命令カウンタ３９を、演算系命令で
あれば演算対象のレジスタをレジスタ４４の内
容から判断して第２バス経由でレジスタ選択信号
を第1I／Ｏ２０1に送り、そのレジスタの内容は
第１バスを介しバス切換回路のマルチプレクサ４
１3を通し、被演算レジスタ４９にセツトされる。
この信号Ｃのタイミングではレジスタ４４の内
容はレジスタ４５へ移される。
最後のタイミングＤになると、バス切換回路の
マルチプレクサ４１1は第4I／Ｏ２０4、マルチプ
レクサ４１2は第3I／Ｏ２０3、マルチプレクサ４
１3は第2I／Ｏ２０2、マルチプレクサ４１4は第
1I／Ｏ２０1を選択している。共通制御部３０は
レジスタ４５のマイクロ命令を解読器４６で解
読した演算数または他の演算レジスタの内容を第
１バス、マルチプレクサ４１4を経由して送信し
てもらい、演算回路５１に入力する。一方、前タ
イミングで被演算レジスタ４９にセツトされた被
演算値も演算回路５１に入力され、その演算結果
が第２バスにのせられる。ブランチ系命令のブラ
ンチ先のアドレスを計算した結果が用いられる。
第1I／Ｏ２０1は第１バスで指定されたレジスタ
のセツト信号でこの演算結果を所定のレジスタに
セツトする。
マルチプレクサ４１1は第4I／Ｏ２０4、マルチプ
レクサ４１2は第3I／Ｏ２０3、マルチプレクサ４
１3は第2I／Ｏ２０2、マルチプレクサ４１4は第
1I／Ｏ２０1を選択している。共通制御部３０は
レジスタ４５のマイクロ命令を解読器４６で解
読した演算数または他の演算レジスタの内容を第
１バス、マルチプレクサ４１4を経由して送信し
てもらい、演算回路５１に入力する。一方、前タ
イミングで被演算レジスタ４９にセツトされた被
演算値も演算回路５１に入力され、その演算結果
が第２バスにのせられる。ブランチ系命令のブラ
ンチ先のアドレスを計算した結果が用いられる。
第1I／Ｏ２０1は第１バスで指定されたレジスタ
のセツト信号でこの演算結果を所定のレジスタに
セツトする。
Ｉ／Ｏ制御部２２のレジスタフアイル中のレジ
スタがセツトされるのは、このように、実行サイ
クル中の最後の小サイクルである。
スタがセツトされるのは、このように、実行サイ
クル中の最後の小サイクルである。
以上説明したように、本発明によれば、共通制
御部のマイクロプログラムの１実行サイクルは複
数個の小サイクルに分割され、各Ｉ／Ｏ制御部は
いくつかの小サイクル分の時間差を隔てて並列し
て同時に共通のマイクロプログラムを実行して行
くものであり、１個のマイクロプロセツサで処理
してしかも時間短縮を図ることが可能となるもの
である。
御部のマイクロプログラムの１実行サイクルは複
数個の小サイクルに分割され、各Ｉ／Ｏ制御部は
いくつかの小サイクル分の時間差を隔てて並列し
て同時に共通のマイクロプログラムを実行して行
くものであり、１個のマイクロプロセツサで処理
してしかも時間短縮を図ることが可能となるもの
である。
第１図ａ，ｂは従来例の説明図、第２図は本発
明の原理説明図、第３図は本発明の実施例の構成
を示す説明図、第４図は第３図の実施例の動作説
明図、第５図、第６図は第３図の実施例の要部の
詳細説明図、図中、２０1，２０2，２０ｎは入出
力装置（Ｉ／Ｏ）、２１，２１1はＩ／Ｏ機構部、
２２，２２1はＩ／Ｏ制御部、３０は共通制御部、
３１はレジスタフアイル、３２はマルチプレク
サ、３３，３４はシフトレジスタ、４１1〜４１4
はマルチプレクサ、４２はメモリ、４３〜４５は
レジスタ、４６は解読器、４８はブランチ判別回
路、４９は被演算レジスタ、５０は切換回路、５
１は演算回路、５２はタイミング分配回路を示
す。
明の原理説明図、第３図は本発明の実施例の構成
を示す説明図、第４図は第３図の実施例の動作説
明図、第５図、第６図は第３図の実施例の要部の
詳細説明図、図中、２０1，２０2，２０ｎは入出
力装置（Ｉ／Ｏ）、２１，２１1はＩ／Ｏ機構部、
２２，２２1はＩ／Ｏ制御部、３０は共通制御部、
３１はレジスタフアイル、３２はマルチプレク
サ、３３，３４はシフトレジスタ、４１1〜４１4
はマルチプレクサ、４２はメモリ、４３〜４５は
レジスタ、４６は解読器、４８はブランチ判別回
路、４９は被演算レジスタ、５０は切換回路、５
１は演算回路、５２はタイミング分配回路を示
す。
Claims (1)
- 【特許請求の範囲】 １ Ｉ／Ｏ制御部２２とＩ／Ｏ機構部２１からな
る複数台の入出力装置２０を１台の共通制御部３
０でマイクロプログラム方式により制御する情報
処理装置において、 マイクロプログラムに定められた複数の小サイ
クルで実行するためのクロツク信号を生成し、該
クロツク信号を各入出力装置２０にＩ／Ｏ選択信
号として出力し、かつ該クロツク信号を共通制御
部３０内の複数のマルチプレクサ回路に対するマ
ルチプレクサ選択信号として出力するタイミング
分配回路５２、 マイクロプログラムの小サイクル毎に対応して
複数設けられ、各入出力装置２０の第１バスを介
して入力される入力情報をマルチプレクサ選択信
号で選択入力するマルチプレクサ回路４１1〜４
１4、 およびマイクロプログラムの小サイクル毎に対
応して複数設けられ、対応したマルチプレクサ回
路からの入力情報を入力して各々定められた処理
を実行する処理部を有し、各入出力装置２０の第
２バスにレジスタ選択信号、レジスタセツト信
号、演算結果信号を出力する処理回路４２〜５１
からなる共通制御部３０と、 共通制御部３０からのＩ／Ｏ選択信号により各
入出力装置２０に定められたタイミングでタイミ
ング信号を生成するシフトレジスタ３３，３４、 およびレジスタ群３１の中からシフトレジスタ
のタイミング信号で選択されたレジスタ選択信号
により選択されたレジスタ内の情報を第１バスに
共通制御部３０への入力情報として出力する選択
回路３２を備え、 シフトレジスタのタイミング信号の定められた
タイミングで第２バスの処理結果をレジスタ群３
１内のレジスタセツト信号で指定されるレジスタ
にセツトするとともに、レジスタ群３１内の各レ
ジスタの内容によりＩ／Ｏ機構部２１を制御する
よう構成されたＩ／Ｏ制御部２２を各入出力装置
毎に備えることにより、 共通制御部２２の各処理部は入出力装置毎に読
出されたマイクロプログラム命令の各小サイクル
の処理を各入出力装置２０に定められたタイミン
グで並列的に実行するようにしたことを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10010079A JPS5624630A (en) | 1979-08-06 | 1979-08-06 | Plural input and output device control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10010079A JPS5624630A (en) | 1979-08-06 | 1979-08-06 | Plural input and output device control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5624630A JPS5624630A (en) | 1981-03-09 |
| JPH0125094B2 true JPH0125094B2 (ja) | 1989-05-16 |
Family
ID=14264971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10010079A Granted JPS5624630A (en) | 1979-08-06 | 1979-08-06 | Plural input and output device control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5624630A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697130A (en) * | 1979-12-29 | 1981-08-05 | Hitachi Ltd | Input and output control processor |
| JPS63307566A (ja) * | 1987-06-09 | 1988-12-15 | Fujitsu Ltd | チャネル装置 |
-
1979
- 1979-08-06 JP JP10010079A patent/JPS5624630A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5624630A (en) | 1981-03-09 |
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