JPH01248754A - トーキ装置 - Google Patents
トーキ装置Info
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- JPH01248754A JPH01248754A JP7717788A JP7717788A JPH01248754A JP H01248754 A JPH01248754 A JP H01248754A JP 7717788 A JP7717788 A JP 7717788A JP 7717788 A JP7717788 A JP 7717788A JP H01248754 A JPH01248754 A JP H01248754A
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Links
- 230000015654 memory Effects 0.000 claims abstract description 12
- 238000006243 chemical reaction Methods 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトーキ装置に関し、特に複数の頭出しが必要な
トーキを持つトーキ装置に関する。
トーキを持つトーキ装置に関する。
従来のこの種のトーキ装置の構成を示すブロック図を第
２図に示す。制御装置から制御されるｍ＋１個の各回線
には、制御回路（ＣＯＮＴ） ｌと。
２図に示す。制御装置から制御されるｍ＋１個の各回線
には、制御回路（ＣＯＮＴ） ｌと。
アドレスカウンタ（ＣＮＴ）７Ａ〜７Ｎと、リードオン
リメモリ（以下ＲＯＭという）５Ａ〜５Ｎはトーキを格
納しており、パラレルシリアル変換回路（以下Ｐ／Ｓ変
換回路という）６とを備えている。制御装置より回線番
号とトーキ種別を示す信号を制御回路１で判定し、該当
するアドレスカウンタ７を動作させ、ＲＯＭよりデータ
を読み出し、Ｐ／Ｓ変換回路６にてシリアルデータに変
換して２ Ｍ Ｈｚハイウェイの該当タイムスロットに
送出することを各回線毎に独立して行っていた。
リメモリ（以下ＲＯＭという）５Ａ〜５Ｎはトーキを格
納しており、パラレルシリアル変換回路（以下Ｐ／Ｓ変
換回路という）６とを備えている。制御装置より回線番
号とトーキ種別を示す信号を制御回路１で判定し、該当
するアドレスカウンタ７を動作させ、ＲＯＭよりデータ
を読み出し、Ｐ／Ｓ変換回路６にてシリアルデータに変
換して２ Ｍ Ｈｚハイウェイの該当タイムスロットに
送出することを各回線毎に独立して行っていた。
上述した従来のトーキ装置は、各回線毎にトーキを格納
したり−ドオ／リメモリと、それを読み出すアドレスを
保持しているカウンタとを持たねばならない構成となっ
ているので、回線数が多くなると、リード量が大きくな
り、効率的なシステムを構成できないという欠点がある
。
したり−ドオ／リメモリと、それを読み出すアドレスを
保持しているカウンタとを持たねばならない構成となっ
ているので、回線数が多くなると、リード量が大きくな
り、効率的なシステムを構成できないという欠点がある
。
本発明のトーキ装置は、複数の頭出しの必要なトーキを
持つ複数の回線からなるトーキ装置にお各回巌毎に保持
し制御回路の指定により前記アドレスを出力するレジス
タと、該レジスタから読み出したアドレスに１を加える
各回線に共通の加算回路と、該リードオンリメモリから
の多重入力は。
持つ複数の回線からなるトーキ装置にお各回巌毎に保持
し制御回路の指定により前記アドレスを出力するレジス
タと、該レジスタから読み出したアドレスに１を加える
各回線に共通の加算回路と、該リードオンリメモリから
の多重入力は。
それぞれの回線に該当するタイムスロットに信号を送出
するパラレルシリアル変換回路と、制御装置からの入力
信号の中からトーキ種別や回線指定を判定し、その結果
を制御回路へ送付する判定回路と、該リードオンリメモ
リの選択と該レジスタのアドレス指定と初期設定とを行
う制御回路とを備えて構成される。
するパラレルシリアル変換回路と、制御装置からの入力
信号の中からトーキ種別や回線指定を判定し、その結果
を制御回路へ送付する判定回路と、該リードオンリメモ
リの選択と該レジスタのアドレス指定と初期設定とを行
う制御回路とを備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る０判定回路（ＤＥＣ）２は制御装置からの回線番号と
トーキ種別を判定する回路、加算回路（ＡＤＤ）３はア
ドレス情報の＋１加算を行う回路。
る０判定回路（ＤＥＣ）２は制御装置からの回線番号と
トーキ種別を判定する回路、加算回路（ＡＤＤ）３はア
ドレス情報の＋１加算を行う回路。
レジスタ（ＲＥＧ）４はグ各回線毎のメモリを読みＰ／
Ｓ変換回路６は８ピツトパラレルのデータをシリアルデ
ータに変換する回路、制御回路（ＣＯＮＴ）１は以上の
回路を制御する制御回路である。判定回路２からの出力
は、制御回路ｌへ入力され、制御回路ｌの出力は、ＲＯ
Ｍ５Ａ〜５Ｎの選択信号、レジスタ４へのデータアドレ
ス信号、Ｐ／Ｓ変換回路６への制御信号として接続され
、レジスタ４の出力は加算回路３とＲＯＭ５Ａ〜５Ｎの
アドレス入力にそれぞれマルチに接続され、加算回路３
の出力はレジスタ４のデータ入力に接続され。
Ｓ変換回路６は８ピツトパラレルのデータをシリアルデ
ータに変換する回路、制御回路（ＣＯＮＴ）１は以上の
回路を制御する制御回路である。判定回路２からの出力
は、制御回路ｌへ入力され、制御回路ｌの出力は、ＲＯ
Ｍ５Ａ〜５Ｎの選択信号、レジスタ４へのデータアドレ
ス信号、Ｐ／Ｓ変換回路６への制御信号として接続され
、レジスタ４の出力は加算回路３とＲＯＭ５Ａ〜５Ｎの
アドレス入力にそれぞれマルチに接続され、加算回路３
の出力はレジスタ４のデータ入力に接続され。
ＲＯＭ５Ａ〜５Ｎの出力はＰ／Ｓ変換回路６を通って、
シリアルデータとして出力され、また制御回路ｌへも接
続されている。
シリアルデータとして出力され、また制御回路ｌへも接
続されている。
次に、動作を説明する。制御装置からトーキを送出した
い回線番号を送出するトーキの種類を表わす信号が判定
回路２に入力されると１判定回路２は２回線番号とトー
キ種別を制御回路１へ送出し、制御回路ｌは、トーキ種
別によりＲＯＭ５Ａ〜５Ｎのうちの１つを選ぶ。制御回
路１は回線番号に対応するレジスタ４の内容を初期設定
し、レジスタ４を読み出す。レジスタ４の出力は、選択
されたＲＯＭへのアドレス信号となり、該当するＲＯＭ
からデータが出力され、Ｐ／Ｓ変換回路に入力され、シ
リアルデータに変更されて出力される。また、レジスタ
４の出力は、加算回路にも入力され、＋１の加算を行な
ってレジスタ４のもとの位置に格納される。
い回線番号を送出するトーキの種類を表わす信号が判定
回路２に入力されると１判定回路２は２回線番号とトー
キ種別を制御回路１へ送出し、制御回路ｌは、トーキ種
別によりＲＯＭ５Ａ〜５Ｎのうちの１つを選ぶ。制御回
路１は回線番号に対応するレジスタ４の内容を初期設定
し、レジスタ４を読み出す。レジスタ４の出力は、選択
されたＲＯＭへのアドレス信号となり、該当するＲＯＭ
からデータが出力され、Ｐ／Ｓ変換回路に入力され、シ
リアルデータに変更されて出力される。また、レジスタ
４の出力は、加算回路にも入力され、＋１の加算を行な
ってレジスタ４のもとの位置に格納される。
例えば１２５μｓ を１周期とし１次周期からは。
レジスタ４の出力がＲＯＭのアドレスを示し、加算回路
３でアドレスが加算されることが繰り返されてトーキ信
号が順次送出される。このトーキ信号は、２ＭＨｚ
のハイウェイの該当回線のタイムスロットに送出される
。従って、上述の動作をハイウェイ上に送出するタイム
スロットの１つ前のタイムスロット時間内（約３．９μ
ｓ）に行うことにより、ｌハイウェイの３２タイムスロ
ツトの回線に対してトーキを送出することかできる。
３でアドレスが加算されることが繰り返されてトーキ信
号が順次送出される。このトーキ信号は、２ＭＨｚ
のハイウェイの該当回線のタイムスロットに送出される
。従って、上述の動作をハイウェイ上に送出するタイム
スロットの１つ前のタイムスロット時間内（約３．９μ
ｓ）に行うことにより、ｌハイウェイの３２タイムスロ
ツトの回線に対してトーキを送出することかできる。
また、ＲＯＭ５Ａ〜５Ｎのデータのうち１％定のデータ
をトーキの終了の検出データとして用いることにより、
トーキの終了を制御回路ｌで判断できる。例えば、ＰＣ
Ｍ （パルスコード変１１）で書かれたデータにおいて
７Ｆ（Ｈ＠りとＦＦ（Ｈ＠、）の両方が０レベルを表わ
すとすると、 ７ Ｆ （Ｈａｇ’）を０レベルとして
用い、 ＦＦ （Ｈ＠ｚ） を終了検出データとする
ことにより、トーキの終了を判断できる。
をトーキの終了の検出データとして用いることにより、
トーキの終了を制御回路ｌで判断できる。例えば、ＰＣ
Ｍ （パルスコード変１１）で書かれたデータにおいて
７Ｆ（Ｈ＠りとＦＦ（Ｈ＠、）の両方が０レベルを表わ
すとすると、 ７ Ｆ （Ｈａｇ’）を０レベルとして
用い、 ＦＦ （Ｈ＠ｚ） を終了検出データとする
ことにより、トーキの終了を判断できる。
以上説明したように本発明は、トーキ情報を書き込んだ
ＲＯＭの選択とそのアドレスを制御することにより、複
数の回線に複数の頭出しが必要なトーキを送出する場合
に各回線対応にリードオンリメモリを必要とせず、回線
数がふえても１種類のトーキに対しては１つの共通なリ
ードオンリメモリだけで済み、ハード量を小さく抑えら
れ、効率的なシステムが構成できるという効果がある。
ＲＯＭの選択とそのアドレスを制御することにより、複
数の回線に複数の頭出しが必要なトーキを送出する場合
に各回線対応にリードオンリメモリを必要とせず、回線
数がふえても１種類のトーキに対しては１つの共通なリ
ードオンリメモリだけで済み、ハード量を小さく抑えら
れ、効率的なシステムが構成できるという効果がある。
第１図は本発明のトーキ装置の一実施例の構成を示すブ
ロック図、第２図は従来のトーキ装置の一例のブロック
図である。
ロック図、第２図は従来のトーキ装置の一例のブロック
図である。
Claims (1)
- 複数の頭出しの必要なトーキを持つ複数の回線からなる
トーキ装置において、複数のトーキを各々格納しておく
各回線に共通のリードオンリメモリと、該リードオンリ
メモリの読み出しアドレスを各回線毎に保持し制御回路
の指定により前記アドレスを出力するレジスタと、該レ
ジスタから読み出したアドレスに１を加える各回線に共
通の加算回路と、該リードオンリメモリからの多重入力
は、それぞれの回線に該当するタイムスロットに信号を
送出するパラレルシリアル変換回路と、制御装置からの
入力信号の中からトーキ種別や回線指定を判定し、その
結果を制御回路へ送付する判定回路と、該リードオンリ
メモリの選択と該レジスタのアドレス指定と初期設定と
を行う制御回路とを備えて成ることを特徴とするトーキ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7717788A JPH01248754A (ja) | 1988-03-29 | 1988-03-29 | トーキ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7717788A JPH01248754A (ja) | 1988-03-29 | 1988-03-29 | トーキ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248754A true JPH01248754A (ja) | 1989-10-04 |
Family
ID=13626521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7717788A Pending JPH01248754A (ja) | 1988-03-29 | 1988-03-29 | トーキ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248754A (ja) |
-
1988
- 1988-03-29 JP JP7717788A patent/JPH01248754A/ja active Pending
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