JPH01241983A - ディジタルビデオカメラ - Google Patents
ディジタルビデオカメラInfo
- Publication number
- JPH01241983A JPH01241983A JP63070392A JP7039288A JPH01241983A JP H01241983 A JPH01241983 A JP H01241983A JP 63070392 A JP63070392 A JP 63070392A JP 7039288 A JP7039288 A JP 7039288A JP H01241983 A JPH01241983 A JP H01241983A
- Authority
- JP
- Japan
- Prior art keywords
- fade
- cascade input
- input
- signal
- video camera
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000005562 fading Methods 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
Landscapes
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ディジタルビデオカメラの信号処理に関し、
特にはフェードイン、フェードアウト機能に関するもの
である。
特にはフェードイン、フェードアウト機能に関するもの
である。
〈従来の技術〉
第４図に従来の白黒ディジタルビデオカメラの構成の一
例を示す。ＣＣＤＩより得られた信号は増幅器２にてＡ
Ｄコンバータ３に合つようにレベル調整され、ＡＤコン
バータ３によりディジタル信号に変換される。ＡＤコン
バータ３で変換された映像のディジタル信号は、ＬＰＦ
４にて高域成分を落し、続いてガンマ５に入力されてレ
ベル特性を補正し、アパーチャ６により両像のエッヂ部
分を強調後、乗算器７に入力される。乗算器７は通常の
撮像状態では係数ば１に設定された状態で動作するが、
フェードイン、フェードアウト時は、ＣＰＵ（中央演算
処理装置）９により０〜１まで１垂直走査期間（以下Ｉ
Ｖと称す。）以上の単位で連続的に係数を変化させ、フ
ェードイン、フェードアウトを行う。
例を示す。ＣＣＤＩより得られた信号は増幅器２にてＡ
Ｄコンバータ３に合つようにレベル調整され、ＡＤコン
バータ３によりディジタル信号に変換される。ＡＤコン
バータ３で変換された映像のディジタル信号は、ＬＰＦ
４にて高域成分を落し、続いてガンマ５に入力されてレ
ベル特性を補正し、アパーチャ６により両像のエッヂ部
分を強調後、乗算器７に入力される。乗算器７は通常の
撮像状態では係数ば１に設定された状態で動作するが、
フェードイン、フェードアウト時は、ＣＰＵ（中央演算
処理装置）９により０〜１まで１垂直走査期間（以下Ｉ
Ｖと称す。）以上の単位で連続的に係数を変化させ、フ
ェードイン、フェードアウトを行う。
このように所望の信号処理がディジタル状態で施こされ
た映像信号は、ＤＡコンバータ８によυアナログ信号に
変換されてカメラ出力となる。
た映像信号は、ＤＡコンバータ８によυアナログ信号に
変換されてカメラ出力となる。
ＣＰＵ９は上記のカメラシステムにおいて乗算器７の係
数を変化させるほかＬＰＦ４の係数をも設定する。
数を変化させるほかＬＰＦ４の係数をも設定する。
〈発明が解決しようとする問題点〉
第４図に示すように従来の構成では、フェードアウト、
フェードインのために複雑な回路構成が要求される専用
の高速多ビツト乗算器７が必要である。
フェードインのために複雑な回路構成が要求される専用
の高速多ビツト乗算器７が必要である。
本発明は上記従来回路の問題点に鑑みてなされたもので
、フェードアウト、フェードイン機ｉｆｆ簡単な回路構
成で実現し得るディジタルビデオカメラを提供する。
、フェードアウト、フェードイン機ｉｆｆ簡単な回路構
成で実現し得るディジタルビデオカメラを提供する。
〈問題点を解決する為の手段〉
本発明はディジタルフィルタを用いたディジタルビデオ
カメラに於いて、ディジタルフィルタのカスケード入力
にデータを入力し１ｖ以上の単位でその大きさを連続的
に変化させて画像のフェードイン、フェードアウトを行
うように構成する。
カメラに於いて、ディジタルフィルタのカスケード入力
にデータを入力し１ｖ以上の単位でその大きさを連続的
に変化させて画像のフェードイン、フェードアウトを行
うように構成する。
〈作 用〉
映像信号をディジタル的に処理するために木来設けられ
ているディジタルフィルタを利用して、このディジタル
フィルタのカスケード入力にデータを入力し、このデー
タ入力を１７以上の単位で連続的に変化させることによ
って信号レベ／ｌ／を変化させることができ、別途乗算
器を設けることなくフェードイン、フェードアウト機能
が得られる。
ているディジタルフィルタを利用して、このディジタル
フィルタのカスケード入力にデータを入力し、このデー
タ入力を１７以上の単位で連続的に変化させることによ
って信号レベ／ｌ／を変化させることができ、別途乗算
器を設けることなくフェードイン、フェードアウト機能
が得られる。
〈実施例〉
本発明の一実施例におけるビデオカメラシステムの要部
を第１図に示す。従来装置と同様にＣＣＤ１で取り込ま
れた画像信号は増幅器２で所定レベルに調整された後、
ＡＤコンバータ３でディジタル信号に変換され、次段に
接続されたＬ Ｐ Ｆ ４に入力される。該ＬＰＦ４は
係数を設定するレジスタ、ＡＤコンバータのデータを入
力する乗算器、カスケード入力が与えられる加算器及び
ラッチ回路を含んで構成され、レジスタへの係数設定ば
ＣＰＵ９からの制御信号によってイテわれる。ここでＬ
ＰＦ４を１１４成する加算器のカスケード入力１０は、
従来装置においては前記第４図に示す如く接地レベルに
接続された固定状態で動作する。しかし本実施例におい
ては、カスケード入力１０をもＣＰＵ９に接続し、フェ
ードイン、フェードアウト時にばＣＰＵ９によってカス
ケード入力の信号レベルを、１７以上の単位でその大き
さを順次変化させる。
を第１図に示す。従来装置と同様にＣＣＤ１で取り込ま
れた画像信号は増幅器２で所定レベルに調整された後、
ＡＤコンバータ３でディジタル信号に変換され、次段に
接続されたＬ Ｐ Ｆ ４に入力される。該ＬＰＦ４は
係数を設定するレジスタ、ＡＤコンバータのデータを入
力する乗算器、カスケード入力が与えられる加算器及び
ラッチ回路を含んで構成され、レジスタへの係数設定ば
ＣＰＵ９からの制御信号によってイテわれる。ここでＬ
ＰＦ４を１１４成する加算器のカスケード入力１０は、
従来装置においては前記第４図に示す如く接地レベルに
接続された固定状態で動作する。しかし本実施例におい
ては、カスケード入力１０をもＣＰＵ９に接続し、フェ
ードイン、フェードアウト時にばＣＰＵ９によってカス
ケード入力の信号レベルを、１７以上の単位でその大き
さを順次変化させる。
第２図（ａ）〜（ｅ）にフェードアウト時カスケード入
力に負数を加えた時のビデオ出力とカスケード入力の時
間変化の１例を示す。又第３図（ａ）〜（ｅ）にフェー
ドイン時にカスケード入力に負数を入力した時のビデオ
出力とカスケード入力の時間変化の１例を示す。これら
の例はいずれも８ ｂｉｔ構成における動作であり、図
中ビデオ出方の上の数値はアナログ信号をディジタル信
号に換算した時のピークレベルを示す。第２図に示すよ
うにフェードアウト時は時間経過と共にカスケード入力
に入力する負数を大きくしてゆき、６０Ｖ後でビデオ出
力をＯＨ（黒）にしてｂる。反対に第３図のフェードイ
ン時は、時間経過と共にカスケード入力に入力する負数
を小さくしてゆき、６０Ｖ後でビデオ出力は通常状態と
なる。これらは黒にフェードインする場合の動作を示し
たものであるが、白へフェードアウトする場合、白より
フェードインする場合も同様に行なえる。このように従
来の構成より高速多ビット数の乗算器を用いることなく
、フェードイン、フェードアウト動作が行なえる。
力に負数を加えた時のビデオ出力とカスケード入力の時
間変化の１例を示す。又第３図（ａ）〜（ｅ）にフェー
ドイン時にカスケード入力に負数を入力した時のビデオ
出力とカスケード入力の時間変化の１例を示す。これら
の例はいずれも８ ｂｉｔ構成における動作であり、図
中ビデオ出方の上の数値はアナログ信号をディジタル信
号に換算した時のピークレベルを示す。第２図に示すよ
うにフェードアウト時は時間経過と共にカスケード入力
に入力する負数を大きくしてゆき、６０Ｖ後でビデオ出
力をＯＨ（黒）にしてｂる。反対に第３図のフェードイ
ン時は、時間経過と共にカスケード入力に入力する負数
を小さくしてゆき、６０Ｖ後でビデオ出力は通常状態と
なる。これらは黒にフェードインする場合の動作を示し
たものであるが、白へフェードアウトする場合、白より
フェードインする場合も同様に行なえる。このように従
来の構成より高速多ビット数の乗算器を用いることなく
、フェードイン、フェードアウト動作が行なえる。
尚ＬＰＦ４の出力については従来装置と同様にガマン５
、アパーチャ６の補正回路を経てＤＡコンバータ８に入
力され、カメラ出力としてのビデオ信号が形成される。
、アパーチャ６の補正回路を経てＤＡコンバータ８に入
力され、カメラ出力としてのビデオ信号が形成される。
〈発明の効果〉
以上のように本発明によればフェードイン、フェードア
ウト用の高速多ビツト乗算器を削減できる。このことに
よフディジタルビデオカメラの構成が簡単になり回路の
規模が低減出来る。又、カラーディジタルビデオカメラ
に於いても同様に利用出来る。
ウト用の高速多ビツト乗算器を削減できる。このことに
よフディジタルビデオカメラの構成が簡単になり回路の
規模が低減出来る。又、カラーディジタルビデオカメラ
に於いても同様に利用出来る。
第１図は本発明による白黒ディジタルビデオカメラの一
実施例の構成を示す図、第２図は、同実施例によるフェ
ードアウト時の出力とカスケード入力の変化の１例を説
明する図、第３図は同実施例によるフェードイン時の出
力とカスケード入力の変化の１例を説明する図、第４図
は従来のディジタルビデオカメラのシステムを示すブロ
ック図である。 ３ ： ＡＤコンバータ ４：ＬＰＦ ８：ＤＡ
Ｍ／パータ ９：ＣＰＵ １０：カスケード
実施例の構成を示す図、第２図は、同実施例によるフェ
ードアウト時の出力とカスケード入力の変化の１例を説
明する図、第３図は同実施例によるフェードイン時の出
力とカスケード入力の変化の１例を説明する図、第４図
は従来のディジタルビデオカメラのシステムを示すブロ
ック図である。 ３ ： ＡＤコンバータ ４：ＬＰＦ ８：ＤＡ
Ｍ／パータ ９：ＣＰＵ １０：カスケード
Claims (1)
- １、画像信号の処理回路にディジタルフィルタを備えて
なるディジタルビデオカメラにおいて、ディジタルフィ
ルタのカスケード入力に、フェードイン、フェードアウ
ト指令に対応してレベルが順次変化する信号を入力して
なることを特徴とするディジタルビデオカメラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070392A JPH01241983A (ja) | 1988-03-23 | 1988-03-23 | ディジタルビデオカメラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070392A JPH01241983A (ja) | 1988-03-23 | 1988-03-23 | ディジタルビデオカメラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241983A true JPH01241983A (ja) | 1989-09-26 |
Family
ID=13430127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63070392A Pending JPH01241983A (ja) | 1988-03-23 | 1988-03-23 | ディジタルビデオカメラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241983A (ja) |
-
1988
- 1988-03-23 JP JP63070392A patent/JPH01241983A/ja active Pending
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