JPH01241658A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各々がメモリを備え、各メモリへ同一データ
の書込みを行なうυ数の入出力制御装置に関するもので
ある。

〔従来の技術〕

特に保存データの高信頼性を要する場合には、各々がメ
モリを備える入出力制御装置を複数台設け、各メモリへ
同一データの書込みを行なうものとなっておシ、従来に
おいては、各入出力制御装置が各独立に動作し、各々の
メモリに対する同一データのアクセスを行なうものとな
っている。

〔発明が解決しようとする課題〕

しかし、いずれかの入出力制御装置１において、デパツ
ギング等によシクロツクパルスの停止が生ずると、この
間はメモリに対するデータの書込みが行なわれず、各装
置のメモリ内容が不一致となり、クロックパルスの停止
が回復した後、正常なメモリの内容をコピーする等の操
作を要し、これが面倒となる欠点を生じている。

〔ｌ１題を解決するための手段〕 飼述の課題を解決するため、本発明はつぎの手段により
構成するものとなっている。

すなわち、上述の入出力制御装置において、各メモリを
接謄する共通母線と、各入出力装置からのメモリに対す
る書込み要求信号の先後着を判定する先着判定回路と、
この先着判定回路が先着と判定した出力に応じ、共通母
線を介し各メモリヘ同−データの書込みを行なう制御部
とを設けたものである。

〔作　用〕

したがって、書込み要求信号を先に送出した入出力装置
が優先し、これの制御部が共通母線を介し各入出力制御
装着のメモリへ同一データの書込みを行なうものとなる
。

〔実施例〕

以下、実施例を示すブロック図によって本発明の詳細な
説明する。

同図においては、入出力制御共！（以下、ｌ０Ｃ）１お
よび２が設けてあり、各々にはマイクロプロセッサ等の
制御部（以下、ＣＮＴ）１０．５０を備えると共に、各
種の信号およびデータを保持するレジスタ（以下、ＲＥ
Ｇ）１１〜１５．５１〜５５が備えてあシ、これらは母
ｉ＄１１００および５００によシ接続されている。

また、ＲＥＧ１３．１４　および５３．５４は、共通母
線１１１，１１２へ接続されており、同母線１１１．１
１２　には、ＩＯＣＩ　、　２　　の各々が備えるメモ
リ（以下、ＭＭ）１　Ｂおよび５６が接続され、これら
の読出し出力はＲＥＧ　１５　、５　ｇを介して母線１
００．５００へ送出されるものとなっている。

一方、ｌ０ＣＩ、２には、各々　クロックパルスの発生
状況等を監視する状態検出回峰（以下、５ＴＤ）１７．
５７が設けてあ〕、動作状態が正常であれば、８ＴＤ１
７．５７が各々論理値ｒｌＪの検出々力を送出し、選択
信号発生回路（以下、８８Ｇ）１８　、５８へこの出力
を与えていると共に、５ＳＧ１８には論理値「０」の設
定信号が与えられ、５ｓｃ５８には「１」の設定信号が
与えられておシ、これに応じて８８Ｇ１８は「１」の選
択信号を送出し、５ＳＧ５８は「０」の選択信号を送出
し、この各出力を切替器（以下、８Ｗ）１９および５９
へ各個に与えている。

このため、ＳＷｌ　９　　は入力Ａを選択し、５Ｗ５９
は入力Ｂを選択する状態となっている。

こ＼において、ＣＮＴ　１０　、５０がＭＭ１６．５Ｂ
に対する書込み要求信号をＲＥＧｌｌ、５１へ各個に送
出すると、これがＩＯＣＩ　、　２　の各先着判定回路
（以下、ＦＡＤ）２０．６０へ与えられ、例えば、ＣＮ
Ｔｌ０　からの同信号を先着としたとき、各ＦＡＤ２０
，５０はＣＮＴｌＱからの同信号が先着との判定出力Ａ
を送出するため、ＦＡＤ２０の判定出力Ａが８Ｗ１９の
入力Ａを介し、ＲＥｏ　１２により保持されると共に、
ＲＥＧ１３．１４へ与えられ、ＲＥＧ　１３　、１４を
活性化する。

すると、ＣＮＴｌ０　はＲＥＧ１２　の内容に応じ、自
己がＭＭ１６．５６　　への書込みを行なうものと判断
し、ＲＥＧ１３ヘアドレスおよびデータを送出し、かつ
、ＲＥＧ１４へ書込み指令信号を送出するものとなり、
これが共通母線１１１，１１２　　を介してＭＭ１６．
５６へ与えられ、ＭＭ１６，５６の各同一アドレスへ同
一データが書込まれる。

また、ＭＭ１６．５６からのデータ読出しに際しては、
ＲＩＧ１３に対するアドレス送出、ＲＥＧ１４への読出
し指令信号送中により、ＭＭ１６．５６がＲＩＧ１５．
５５へデータを送出し、これを介して（ＮＴ１０．５０
が読出しデータを堆込む。

以上に対し、ｌ０ＣＩ　　が異常な場合は、５Ｔ０１７
がｒＯＪを送出してお）、これに応じて８８Ｇ５８がｒ
ｌＪの選択信号を送出し、５ｗ５ｓに入力鯰選択させて
いるため、ＦＡＤ２０の判定出力Ｂが８Ｗ５９の入力Ｂ
を介してＲＥＧ５２〜５４へ与えられ、ＣＮＴＳＯが前
述と同様にＭＭ　１　Ｂ　、　５　Ｂ　への同一データ
書込みを行なう。

なお、この際には、ｌ０Ｃ１の異常により、ＣＮＴ１０
　が書込み要求信号を送出せず、または、同信号の送出
が遅延するものと々シ、ＦＡＤ　２０゜６０の判定出力
Ｂが送出される。

また、ｌ０ＣＩ、２　　が共に正常であシ、書込み要求
信号の送出がＣＮで５０から先に行なわれ＼ば、ＦＡＤ
　２０　　の判定出力ＢによシＣＮＴ５０が応動し、Ｍ
Ｍ１６．５６への同一データ書込みを行表う。

〔発明の効果〕

以上の説明によシ明らかなとおり本発明によれば、各入
出力制御装置のメモリを共通器ＷｓＫよシ接続し、かつ
、各入出力制御装置からの書込み要求信号中いずれが先
着かを判定し、これに応じて優先する制御部が共通母線
を介する各メモリへの同一データ書込みを行なうものと
したことにより、いずれかの入出力制御装置にクロック
パルスの停止が生じても、各メモリには常に同一データ
が書込まれ、各メモリの内容が必ず一致しているため、
高信頼性を要するデータの保持において顕著な効果が得
られる。

【図面の簡単な説明】

図は本発明の実施例を示すブロック図である。 １．２・・・・入出力卸」軸装置、１０．５０φ・・・
制御部、１６，５６・・・・メモリ、２０．６０・・Φ
・先着判定回路、１１１．１１２　　・・・・共通母線
。 特許出願人　　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 各々がメモリを備え、該各メモリへ同一データの書込み
   を行なう複数の入出力制御装置において、前記各メモリ
   を接続する共通母線と、前記各入出力制御装置からの前
   記メモリに対する書込み要求信号の先後着を判定する先
   着判定回路と、該先着判定回路が先着と判定した出力に
   応じ前記母線を介し各メモリへ同一データの書込みを行
   なう制御部とを設けたことを特徴とする入出力制御装置
   。