JPH01238134A - エレクトロマイグレーションの評価方法 - Google Patents
エレクトロマイグレーションの評価方法Info
- Publication number
- JPH01238134A JPH01238134A JP6611988A JP6611988A JPH01238134A JP H01238134 A JPH01238134 A JP H01238134A JP 6611988 A JP6611988 A JP 6611988A JP 6611988 A JP6611988 A JP 6611988A JP H01238134 A JPH01238134 A JP H01238134A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- pilot
- output
- pilot wiring
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 15
- 238000013508 migration Methods 0.000 title abstract 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 238000011156 evaluation Methods 0.000 claims abstract description 21
- 238000001514 detection method Methods 0.000 claims description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000013100 final test Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000013441 quality evaluation Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体チップのエレクトロマイグレーションの評価方法
の改良に関し、 各ロフト毎のエレクトロマイグレーションの評価を、容
易に且つ確実に行うことが可能なエレクトロマイグレー
ションの評価方法の提供を目的とし、 半導体チップ内における最小寸法の配線に等しいエレク
トロマイグレーション評価用のパイロット配線と、主機
能構成部と前記パイロット配線との選択を行う選択回路
と、前記パイロット配線の断線の有無を検出する検出回
路と、該検出回路からの前記パイロ、ット配線の状態を
示す情報信号を出力する出力端子とを具備する半導体チ
ップを半導体パッケージに組み込み、バーン・イン処理
を行い、バーン・イン処理後に断線チェックを行うこと
により、各ロフト毎のエレクトロマイグレーションの評
価を行うよう構成する。
の改良に関し、 各ロフト毎のエレクトロマイグレーションの評価を、容
易に且つ確実に行うことが可能なエレクトロマイグレー
ションの評価方法の提供を目的とし、 半導体チップ内における最小寸法の配線に等しいエレク
トロマイグレーション評価用のパイロット配線と、主機
能構成部と前記パイロット配線との選択を行う選択回路
と、前記パイロット配線の断線の有無を検出する検出回
路と、該検出回路からの前記パイロ、ット配線の状態を
示す情報信号を出力する出力端子とを具備する半導体チ
ップを半導体パッケージに組み込み、バーン・イン処理
を行い、バーン・イン処理後に断線チェックを行うこと
により、各ロフト毎のエレクトロマイグレーションの評
価を行うよう構成する。
本発明は、半導体装置の試験方法に係り、特に半導体チ
ップのエレクトロマイグレーションの評価方法の改良に
関するものである。
ップのエレクトロマイグレーションの評価方法の改良に
関するものである。
半導体装置の製造後の試験工程において、半導体チップ
のエレクトロマイグレーションの評価を行い、製品の品
質評価を行っている。
のエレクトロマイグレーションの評価を行い、製品の品
質評価を行っている。
この品質評価の実施に際しては、現状では一定期間毎に
定期的に、製品とは別に、アルミニラｌ、配線のみを有
するエレクトロマイグレーション評価用の半導体チップ
を製造してエレクトロマイグレーションの評価を行って
いる。
定期的に、製品とは別に、アルミニラｌ、配線のみを有
するエレクトロマイグレーション評価用の半導体チップ
を製造してエレクトロマイグレーションの評価を行って
いる。
以」二のような状況から製品の各ロフト毎にエレクトロ
マイグレーションの評価を行うことが可能なエレクトロ
マイグレーションの評価方法が要望されている。
マイグレーションの評価を行うことが可能なエレクトロ
マイグレーションの評価方法が要望されている。
従来のエレクトロマイグレーションの評価方法は第２図
の工程図に示すように、製品とは別に、アルミニウム配
線のみを有するエレクトロマイグレーション評価用の半
導体チップを形成した半導体ウェーハに、製品と同じア
ルミニウム電極を形成する装置を用いてアルミニウム電
極を形成し、この半導体ウェー八を分割した半導体チッ
プを半導体パッケージに組み込んで封止し、最終試験を
終わった製品のバーン・イン（Ｂ、１．）処理と同時期
にＢ、１．処理を行い、このＢ、１．処理後に断線チェ
ックを行って、エレクトロマイグレーションの評価を行
っている。
の工程図に示すように、製品とは別に、アルミニウム配
線のみを有するエレクトロマイグレーション評価用の半
導体チップを形成した半導体ウェーハに、製品と同じア
ルミニウム電極を形成する装置を用いてアルミニウム電
極を形成し、この半導体ウェー八を分割した半導体チッ
プを半導体パッケージに組み込んで封止し、最終試験を
終わった製品のバーン・イン（Ｂ、１．）処理と同時期
にＢ、１．処理を行い、このＢ、１．処理後に断線チェ
ックを行って、エレクトロマイグレーションの評価を行
っている。
〔発明が解決しようとする問題点３
以上説明の従来のエレクトロマイグレーションの評価方
法においては、製品とは別に、アルミニウム配線のみを
有するエレクトロマイグレーション評価用の半導体チッ
プを製造しなければならないことと、現実問題として、
製品の全てのロフトに対応してこのエレクトロマイグレ
ーション評価用の半導体チップを製造するわけにはゆか
ないので、現状では一定期間毎に定期的に、エレクトロ
マイグレーションの評価を行わねばならないという問題
点がある。
法においては、製品とは別に、アルミニウム配線のみを
有するエレクトロマイグレーション評価用の半導体チッ
プを製造しなければならないことと、現実問題として、
製品の全てのロフトに対応してこのエレクトロマイグレ
ーション評価用の半導体チップを製造するわけにはゆか
ないので、現状では一定期間毎に定期的に、エレクトロ
マイグレーションの評価を行わねばならないという問題
点がある。
現状のアルミニウム電極を形成する装置は、時系列的な
製品の品質のバラツキが大きいので、各ロフト毎のエレ
クトロマイグレーションの評価を行わなければ、異常ロ
フトを確実にリジェクトすることは不可能である。
製品の品質のバラツキが大きいので、各ロフト毎のエレ
クトロマイグレーションの評価を行わなければ、異常ロ
フトを確実にリジェクトすることは不可能である。
本発明は以上のような状況から各ロット毎のエレクトロ
マイグレーションの評価を、容易に且つ確実に行うこと
が可能なエレクトロマイグレーションの評価方法の提供
を目的としたものである。
マイグレーションの評価を、容易に且つ確実に行うこと
が可能なエレクトロマイグレーションの評価方法の提供
を目的としたものである。
上記問題点は、半導体チップ内における最小寸法の配線
に等しいエレクトロマイグレーション評価用のパイロッ
ト配線と、主機能構成部と前記パイロット配線との選択
を行う選択回路と、前記パイロット配線の断線の有無を
検出する検出回路と、該検出回路からの前記パイロット
配線の状態を示す情報信号を出力する出力端子とを具備
する半導体チップを半導体パンケージに組み込み、バー
ン・イン処理を行い、バーン・イン処理後にパイロット
配線の断線チェックを行うことにより、各ロット毎のエ
レクトロマイグレーションの評価を行う本発明によるエ
レクトロマイグレーションの評価方法によって解決され
る。
に等しいエレクトロマイグレーション評価用のパイロッ
ト配線と、主機能構成部と前記パイロット配線との選択
を行う選択回路と、前記パイロット配線の断線の有無を
検出する検出回路と、該検出回路からの前記パイロット
配線の状態を示す情報信号を出力する出力端子とを具備
する半導体チップを半導体パンケージに組み込み、バー
ン・イン処理を行い、バーン・イン処理後にパイロット
配線の断線チェックを行うことにより、各ロット毎のエ
レクトロマイグレーションの評価を行う本発明によるエ
レクトロマイグレーションの評価方法によって解決され
る。
即ち本発明においては、製品の半導体チップの一部に、
この半導体チップ内における最小寸法の配線に等しいエ
レクトロマイグレーション評価用のパイロット配線を設
け、この半導体チップを組み込んだ組立完成品を最終試
験終了後にバーン・イン（Ｂ、１．）処理を行い、この
Ｂ、１．処理後に断線チェックを行って、エレクトロマ
イグレーションの評価を行うことができるので、製品の
各ロット毎のエレクトロマイグレーションの評価を、容
易に且つ確実に行うことが可能となる。
この半導体チップ内における最小寸法の配線に等しいエ
レクトロマイグレーション評価用のパイロット配線を設
け、この半導体チップを組み込んだ組立完成品を最終試
験終了後にバーン・イン（Ｂ、１．）処理を行い、この
Ｂ、１．処理後に断線チェックを行って、エレクトロマ
イグレーションの評価を行うことができるので、製品の
各ロット毎のエレクトロマイグレーションの評価を、容
易に且つ確実に行うことが可能となる。
〔実施例〕
以下第１図〜第２図について本発明の一実施例をメモリ
ＩＣの場合について説明する。
ＩＣの場合について説明する。
半導体チップの構成は第１図に示すようになっており、
主機能構成部ｌは入力端子１ａと、一つのセルを選択す
べき信号を作るアドレスデコーダ１ｂと、その選ばれた
セルの情報を出力端子５に出力する出力バッファ１ｄと
から構成されている。
主機能構成部ｌは入力端子１ａと、一つのセルを選択す
べき信号を作るアドレスデコーダ１ｂと、その選ばれた
セルの情報を出力端子５に出力する出力バッファ１ｄと
から構成されている。
選択回路３は主機能構成部ｌの入力端子１ａのいずれか
の端子に接続されている。
の端子に接続されている。
主機能構成部１の動作電圧が５ボルトで、最大定格が７
ボルトであるとすると、一般のユーザーは入力端子１ａ
に７ボルト以上の電圧を印加することはない。
ボルトであるとすると、一般のユーザーは入力端子１ａ
に７ボルト以上の電圧を印加することはない。
そこで、例えば選択回路３の入力の闇値電圧を８ボルト
に設定しておくと、通常の使用状態では選択回路３は動
作しないようになっている。
に設定しておくと、通常の使用状態では選択回路３は動
作しないようになっている。
パイロット配線２は、選択回路３が動作していない状態
では電流は流れない。しかし選択回路３へ闇値電圧以上
の電圧が加わると、パイロット配線２に電流が流れるよ
うになる。
では電流は流れない。しかし選択回路３へ闇値電圧以上
の電圧が加わると、パイロット配線２に電流が流れるよ
うになる。
この状態になった場合に、選択回路３から同時に出力バ
ッファｌｄへ信号をだして、出力バッファ１ｄの出力状
態を０ＰＥＮ状態にする。このようにしておくので検出
回路４からのパイロット配線の状態を示す情報信号を出
力端子５に出すことが可能となる。
ッファｌｄへ信号をだして、出力バッファ１ｄの出力状
態を０ＰＥＮ状態にする。このようにしておくので検出
回路４からのパイロット配線の状態を示す情報信号を出
力端子５に出すことが可能となる。
検出回路４は上記の動作が行われている間は、検出回路
４の入力がＬレベルの時にはその出力は０ＰＥＮ状態と
なっているように検出回路４を構成しておくと、パイロ
ット配線２へ電流が流れている場合、即ち、パイロット
配線２が切断されていない場合には、検出回路４の入力
へはＬレベル又はそれに近い電圧が加わり検出回路４は
動作しない。
４の入力がＬレベルの時にはその出力は０ＰＥＮ状態と
なっているように検出回路４を構成しておくと、パイロ
ット配線２へ電流が流れている場合、即ち、パイロット
配線２が切断されていない場合には、検出回路４の入力
へはＬレベル又はそれに近い電圧が加わり検出回路４は
動作しない。
もしも、パイロット配線２が断線している場合には、検
出回路４の入力がＨレベルになり、ここではじめて出力
へＬレベルの出力が出され、パイロット配線２が断線し
ているという情報信号が出力端子５に出力される。
出回路４の入力がＨレベルになり、ここではじめて出力
へＬレベルの出力が出され、パイロット配線２が断線し
ているという情報信号が出力端子５に出力される。
この半導体チップの配置を第２図に示す。
主機能構成部ｌを構成する入力端子１ａ、アドレスデコ
ーダ１ｂ、出力バッファ１ｄ、出力端子５は図示のよう
に配設する。
ーダ１ｂ、出力バッファ１ｄ、出力端子５は図示のよう
に配設する。
選択回路３とパイロット配線２と検出回路４は接続して
配設され、選択回路３と入力端子１ａ、選択回路３と出
力バッファ１ｄ及び検出回路４と出力端子５はそれぞれ
配線により接続されている。
配設され、選択回路３と入力端子１ａ、選択回路３と出
力バッファ１ｄ及び検出回路４と出力端子５はそれぞれ
配線により接続されている。
パイロット配線２はＢ−Ｂ’断面図に示すように、半導
体基板６の表面に設けた下部絶縁膜７及び上部絶縁膜８
の表面に設けられており、その表面はカバー絶縁膜９で
覆われている。
体基板６の表面に設けた下部絶縁膜７及び上部絶縁膜８
の表面に設けられており、その表面はカバー絶縁膜９で
覆われている。
この半導体チップを組み込んだ半導体装置のバーン・イ
ン（Ｂ、ｉ）処理を行い、Ｂ、１．処理後、闇値電圧以
上の電圧を選択回路３に印加してパイロット配線２に電
流を流すと、パイロット配ｖＡ２が断線していなければ
、検出回路４の出力は０ＰＥＮ状態となり、パイロット
配線２が断線していると、検出回路４の出力端子にＬレ
ベルの出力が出力され、パイロット配′＃Ａ２が断線し
ているという情報信号が出力されるので、パイロット配
線２の状態を検出することが可能となる。
ン（Ｂ、ｉ）処理を行い、Ｂ、１．処理後、闇値電圧以
上の電圧を選択回路３に印加してパイロット配線２に電
流を流すと、パイロット配ｖＡ２が断線していなければ
、検出回路４の出力は０ＰＥＮ状態となり、パイロット
配線２が断線していると、検出回路４の出力端子にＬレ
ベルの出力が出力され、パイロット配′＃Ａ２が断線し
ているという情報信号が出力されるので、パイロット配
線２の状態を検出することが可能となる。
バーン・イン（Ｂ、 Ｉ 、）処理の方法は抜き取りに
よる破壊試験で、例えば母数が２０００個の場合は２０
個を抜き取り、１５０℃に保持して１．５μｍＸ１．０
μｍのパイロット配線２に３０ｍへの電流を流すと、電
流密度は１Ｘ１０６Ａ／ｃｄとなる。この条件で試験を
行い何時間で不良となるかを測定してそのロフトの製品
の保証を行う。
よる破壊試験で、例えば母数が２０００個の場合は２０
個を抜き取り、１５０℃に保持して１．５μｍＸ１．０
μｍのパイロット配線２に３０ｍへの電流を流すと、電
流密度は１Ｘ１０６Ａ／ｃｄとなる。この条件で試験を
行い何時間で不良となるかを測定してそのロフトの製品
の保証を行う。
このように本発明においては、従来のように特別に製造
したエレクトロマイグレーション評価用の半導体チップ
を用いることなく、製品の半導体チップに設けたパイロ
ット配線２の断線の有無のチェックによってエレクトロ
マイグレーションの評価を容易に且つ確実に、製品の各
ロフト毎に実施することが可能となる。
したエレクトロマイグレーション評価用の半導体チップ
を用いることなく、製品の半導体チップに設けたパイロ
ット配線２の断線の有無のチェックによってエレクトロ
マイグレーションの評価を容易に且つ確実に、製品の各
ロフト毎に実施することが可能となる。
以上の説明から明らかなように本発明によれば、製品の
半導体チップ内に選択回路、パイロット配線及び検出回
路を設け、パイロット配線の断線の有無をチェックする
ことにより、エレクトロマイグレーションの評価を、容
易に且つ確実に製品の各ロット毎に行うことが可能とな
る利点があり、著しい経済的及び、信頼性向上の効果が
１υ１待でき工業的には極めて有用なものである。
半導体チップ内に選択回路、パイロット配線及び検出回
路を設け、パイロット配線の断線の有無をチェックする
ことにより、エレクトロマイグレーションの評価を、容
易に且つ確実に製品の各ロット毎に行うことが可能とな
る利点があり、著しい経済的及び、信頼性向上の効果が
１υ１待でき工業的には極めて有用なものである。
第１図は本発明による一実施例の主機能構成部、選択回
路、検出回路示すブロック図、 第２図は本発明による一実施例の半導体チップを示す図
、 第３図は従来のエレクトロマイグレーションの評価方法
を示す工程図、 である。 図において、 ■は主機能構成部、 １ａは入力端子、 ■ｂはアドレスデコーダ、 １ｃはメモリーセル部、 １ｄは出カバソファ、 ２はパイロット配線、 ３は選択回路、 ４は検出回路、 ５は出力端子、 ６は半導体基板、 ７は下部絶縁膜、 ８は上部絶縁膜、 ９はカバー絶縁膜、 第 １ 図 ｉａｌ平面図 ｆｂｌ Ｂ−Ｂ’断面図 本発明による一実施例の半導体チップを示す図第２図
路、検出回路示すブロック図、 第２図は本発明による一実施例の半導体チップを示す図
、 第３図は従来のエレクトロマイグレーションの評価方法
を示す工程図、 である。 図において、 ■は主機能構成部、 １ａは入力端子、 ■ｂはアドレスデコーダ、 １ｃはメモリーセル部、 １ｄは出カバソファ、 ２はパイロット配線、 ３は選択回路、 ４は検出回路、 ５は出力端子、 ６は半導体基板、 ７は下部絶縁膜、 ８は上部絶縁膜、 ９はカバー絶縁膜、 第 １ 図 ｉａｌ平面図 ｆｂｌ Ｂ−Ｂ’断面図 本発明による一実施例の半導体チップを示す図第２図
Claims (1)
- 【特許請求の範囲】 半導体チップ内に設けたエレクトロマイグレーション
評価用のパイロット配線（２）と、 主機能構成部（１）と前記パイロット配線（２）との選
択を行う選択回路（３）と、 前記パイロット配線（２）の断線の有無を検出する検出
回路（４）と、 該検出回路（４）からの前記パイロット配線（２）の状
態を示す情報信号を出力する出力端子（５）と、を具備
する半導体チップを半導体パッケージに組み込み、バー
ン・イン処理を行い、バーン・イン処理後に断線チェッ
クを行うことにより、各ロット毎のエレクトロマイグレ
ーションの評価を行うことを特徴とするエレクトロマイ
グレーションの評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6611988A JPH01238134A (ja) | 1988-03-18 | 1988-03-18 | エレクトロマイグレーションの評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6611988A JPH01238134A (ja) | 1988-03-18 | 1988-03-18 | エレクトロマイグレーションの評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238134A true JPH01238134A (ja) | 1989-09-22 |
Family
ID=13306669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6611988A Pending JPH01238134A (ja) | 1988-03-18 | 1988-03-18 | エレクトロマイグレーションの評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238134A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321251A (ja) * | 1991-04-22 | 1992-11-11 | Sharp Corp | 半導体装置の製造方法 |
| US8560990B2 (en) | 2010-01-13 | 2013-10-15 | International Business Machines Corporation | Method of managing electro migration in logic designs and design structure thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164138A (ja) * | 1984-09-06 | 1986-04-02 | Nec Corp | モノリシツク集積回路 |
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
-
1988
- 1988-03-18 JP JP6611988A patent/JPH01238134A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164138A (ja) * | 1984-09-06 | 1986-04-02 | Nec Corp | モノリシツク集積回路 |
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321251A (ja) * | 1991-04-22 | 1992-11-11 | Sharp Corp | 半導体装置の製造方法 |
| US8560990B2 (en) | 2010-01-13 | 2013-10-15 | International Business Machines Corporation | Method of managing electro migration in logic designs and design structure thereof |
| US8938701B2 (en) | 2010-01-13 | 2015-01-20 | International Business Machines Corporation | Method of managing electro migration in logic designs and design structure thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10125742A (ja) | 半導体集積回路の良否判定方法及び半導体集積回路 | |
| US4875002A (en) | Method of testing semiconductor wafers | |
| US6043662A (en) | Detecting defects in integrated circuits | |
| US8036848B2 (en) | Semiconductor wafer testing apparatus and method of testing semiconductor wafer | |
| EP0622733B1 (en) | Method and device for testing integrated power devices | |
| US6992499B2 (en) | Test method and test apparatus for semiconductor device | |
| JPH01238134A (ja) | エレクトロマイグレーションの評価方法 | |
| US6563335B2 (en) | Semiconductor device and test method therefor | |
| US6989682B1 (en) | Test key on a wafer | |
| JP2006310495A (ja) | 半導体集積回路ウェハ、その試験方法および半導体集積回路部品の製造方法 | |
| US6825671B1 (en) | Integrated electromigration length effect testing method and apparatus | |
| JP2006269901A (ja) | 半導体集積回路、およびボンディングオプションパッドの検査方法 | |
| JP2000088914A (ja) | 半導体集積回路装置の試験方法 | |
| JPH06249912A (ja) | Ｍｉｓ型半導体装置の良否判別法 | |
| JP4744884B2 (ja) | ウエハ検査装置及びウエハ検査方法 | |
| JPH0749363A (ja) | チップオンボード基板のショート検出方法 | |
| JPH02216475A (ja) | 半導体装置の検査方法 | |
| KR100548002B1 (ko) | 와이어 본딩 모니터링 시스템을 이용한 자재 오염 검출방법 | |
| JPH05264676A (ja) | 故障検出方法及び検出装置 | |
| JPH11243124A (ja) | 半導体装置の試験方法 | |
| JP2007064645A (ja) | 半導体検査方法 | |
| JPS59157900A (ja) | 冗長ビツト使用の検出回路を有するメモリ装置 | |
| JPH0456241A (ja) | 半導体装置およびその検査方法 | |
| JPH0286142A (ja) | 半導体装置の製造方法及び試験機能をそなえた半導体装置 | |
| JPS6197941A (ja) | 半導体ウエハにおけるテスト回路部 |