JPH01232762A - メサ型半導体基体 - Google Patents
メサ型半導体基体Info
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- JPH01232762A JPH01232762A JP5983788A JP5983788A JPH01232762A JP H01232762 A JPH01232762 A JP H01232762A JP 5983788 A JP5983788 A JP 5983788A JP 5983788 A JP5983788 A JP 5983788A JP H01232762 A JPH01232762 A JP H01232762A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、メサ型半導体基体に関するもので。
特に双方向特性を有するメサ型整流素子等の構成に含ま
れる正メサ構造(正ベベル構造ともいう)の半導体基体
として使用される。
れる正メサ構造(正ベベル構造ともいう)の半導体基体
として使用される。
(従来の技術)
従来技術について、双方向性整流素子の構成に含まれる
メサ型半導体基板を例として以下説明する。 双方向性
整流素子は主に電話機、交流モーター等のサージ電圧保
護用として使用されるものである。 通常はバリスター
もしくはガラス封止の放電ギャップ等を使用する場合が
多いが、バリスターもしくはガラス封止の放電ギャップ
は応答速度が数μsecと遅く、それより速い応答速度
に追従するために双方向性半導体素子が必要となる。
メサ型半導体基板を例として以下説明する。 双方向性
整流素子は主に電話機、交流モーター等のサージ電圧保
護用として使用されるものである。 通常はバリスター
もしくはガラス封止の放電ギャップ等を使用する場合が
多いが、バリスターもしくはガラス封止の放電ギャップ
は応答速度が数μsecと遅く、それより速い応答速度
に追従するために双方向性半導体素子が必要となる。
第4図に従来め双方向性整流素子の製造工程を含む断面
図を示す、 同図<a >に示すようにN型半導体基板
1の両面より不純物を拡散し、高濃度のP1型層2a
、2bを形成し、これによるPN接合をJ、、J2とす
る。 次に両主面にH1メツキ又はV−Ni−AU蒸着
を行った後、写真蝕刻法等により所要寸法にパターンニ
ングし2電極3を形成し、化学的エンチンク法又はブレ
ード等の機械的方法にてウェーハを分離し、同図(b)
に示すような半導体チップが複数個できる。 同図は該
チップに電極接着用半田材4を付着したメサ型構造を示
す。 又基板に分離用溝を形成し、この溝の接合露出面
にカラスを焼き付すな後分離するいわゆるカラスパッシ
ベーションに於いても同様メサ形状となる。 以−Lの
方法により製作されたチップを用い同IJ(C)に示す
ように、例えばアキシャルタイプの双方向性整流素子を
作成する。 この素子では、チップ側面即ちメサ面は、
P+型層2a 、2bからN型層に向って表面積が大き
くなる傾斜を持つ所謂負のメサ構造を持つと共に、メサ
面に露出する接合J、、J、端の位置か主表面に近い浅
い位置に形成されている。 第5図にこの素子の理想的
なV−I特性を実線aで示す、 双方向にV、、V2を
ツェナー電圧とする定電圧ダイオードに類似した特性を
示す。 応用例として、この素子を 1つ又は複数個直
列に接続し、交流モーターの最大定格電圧以下の定電圧
特性とし、該モーターの両端に並列接続ずれは、最大定
格電圧以下のサージ電圧に対し該モーターを保護するこ
とができる。
図を示す、 同図<a >に示すようにN型半導体基板
1の両面より不純物を拡散し、高濃度のP1型層2a
、2bを形成し、これによるPN接合をJ、、J2とす
る。 次に両主面にH1メツキ又はV−Ni−AU蒸着
を行った後、写真蝕刻法等により所要寸法にパターンニ
ングし2電極3を形成し、化学的エンチンク法又はブレ
ード等の機械的方法にてウェーハを分離し、同図(b)
に示すような半導体チップが複数個できる。 同図は該
チップに電極接着用半田材4を付着したメサ型構造を示
す。 又基板に分離用溝を形成し、この溝の接合露出面
にカラスを焼き付すな後分離するいわゆるカラスパッシ
ベーションに於いても同様メサ形状となる。 以−Lの
方法により製作されたチップを用い同IJ(C)に示す
ように、例えばアキシャルタイプの双方向性整流素子を
作成する。 この素子では、チップ側面即ちメサ面は、
P+型層2a 、2bからN型層に向って表面積が大き
くなる傾斜を持つ所謂負のメサ構造を持つと共に、メサ
面に露出する接合J、、J、端の位置か主表面に近い浅
い位置に形成されている。 第5図にこの素子の理想的
なV−I特性を実線aで示す、 双方向にV、、V2を
ツェナー電圧とする定電圧ダイオードに類似した特性を
示す。 応用例として、この素子を 1つ又は複数個直
列に接続し、交流モーターの最大定格電圧以下の定電圧
特性とし、該モーターの両端に並列接続ずれは、最大定
格電圧以下のサージ電圧に対し該モーターを保護するこ
とができる。
(発明が解決しようとする問題点)
以上のように作成された双方向性整流素子は、メサ型、
カラスパッシベーション共にチップのメサ面が負のメサ
構造となり、電圧印加時におけるメサ面の接合近傍にお
ける電界強度は、接合内部の電界強度より強まり、メサ
表面の絶縁耐力の劣化が起こり易くなる。 例えば高温
(約150°C)にて約100V以上の電圧を素子両端
に印加すると、そのV−I特性が第5図の破線すで示す
ように、通温れ電流か増大する不都合が発生る場合があ
り。
カラスパッシベーション共にチップのメサ面が負のメサ
構造となり、電圧印加時におけるメサ面の接合近傍にお
ける電界強度は、接合内部の電界強度より強まり、メサ
表面の絶縁耐力の劣化が起こり易くなる。 例えば高温
(約150°C)にて約100V以上の電圧を素子両端
に印加すると、そのV−I特性が第5図の破線すで示す
ように、通温れ電流か増大する不都合が発生る場合があ
り。
問題となっている。
又第4図(C)のように双方向性整流素子で、リード電
ri!<例えばCu リードにN1メツキ)5とチップ
とを、半田材4により融着する場合、半田材がシリコン
チップ上に垂れ下がることがある。
ri!<例えばCu リードにN1メツキ)5とチップ
とを、半田材4により融着する場合、半田材がシリコン
チップ上に垂れ下がることがある。
この素子では、チップ主面から浅い位置にPN接合端部
が露出しているので、ひどい場合にはPN接合部を短絡
するものも発生する。
が露出しているので、ひどい場合にはPN接合部を短絡
するものも発生する。
本発明の目的は、接合端がメサ面に露出するPN接合を
2つ持つ半導体基体において、前述のように高温で電圧
を印加したとき、逆バイアスされた接合の逆漏れ電流が
増大したり、或いはリード電極分チップに半田材で融着
する際、PN接合部を短絡したりすることのない、信頼
性と、歩留りか向上できるメサ型半導体基体を提供する
ことである。
2つ持つ半導体基体において、前述のように高温で電圧
を印加したとき、逆バイアスされた接合の逆漏れ電流が
増大したり、或いはリード電極分チップに半田材で融着
する際、PN接合部を短絡したりすることのない、信頼
性と、歩留りか向上できるメサ型半導体基体を提供する
ことである。
し発明の構成]
(問題点を解決するための手段と作用)本発明のメサ型
半導体基体は、一導電型の半導体層とこの層より高濃度
の反対導電型の半導体層とを積層してPN接合を形成し
た半導体熱板の2つを、それぞれの高濃度層側の基板主
面どうしを後述のウェーハの接着技術により重ね合わせ
密着接合した半導体基体であって、基体の側面は2つの
正メサ構造即ち中間の高濃度層から主面(■すの低濃度
層に向って面積が小さくなる傾斜の2つのメサ面から成
ることを特徴とするメサ型半導体基体である。
半導体基体は、一導電型の半導体層とこの層より高濃度
の反対導電型の半導体層とを積層してPN接合を形成し
た半導体熱板の2つを、それぞれの高濃度層側の基板主
面どうしを後述のウェーハの接着技術により重ね合わせ
密着接合した半導体基体であって、基体の側面は2つの
正メサ構造即ち中間の高濃度層から主面(■すの低濃度
層に向って面積が小さくなる傾斜の2つのメサ面から成
ることを特徴とするメサ型半導体基体である。
前述のように本発明においては2つの基板の高濃度層ど
うしを密着接合した接着半導体基体を使用するので、P
N接合の位置を基体主面より深い中間部に容易に形成す
ることができる。 これにより従来技術における高温長
時間の拡散による深い高濃度層の形成は不必要で、従っ
て均一なPN接合が得られる。 又その後の工程は、従
来方法通りの電極付け、チップの分離を行って、正メサ
構造を呈するメサ面か得られる。 これらにより電圧印
加時のメサ面の接合近傍における電界強度は、チップ内
部の接合の電界強度よりも小さくなり、高温で電圧を印
加しても逆漏れ電流は小さく且つ一定で、安定した定電
圧特性が得られる。
うしを密着接合した接着半導体基体を使用するので、P
N接合の位置を基体主面より深い中間部に容易に形成す
ることができる。 これにより従来技術における高温長
時間の拡散による深い高濃度層の形成は不必要で、従っ
て均一なPN接合が得られる。 又その後の工程は、従
来方法通りの電極付け、チップの分離を行って、正メサ
構造を呈するメサ面か得られる。 これらにより電圧印
加時のメサ面の接合近傍における電界強度は、チップ内
部の接合の電界強度よりも小さくなり、高温で電圧を印
加しても逆漏れ電流は小さく且つ一定で、安定した定電
圧特性が得られる。
又接着半導体基体では、メサ面のPN接合位置と基体主
表面との間隔は十分大きくすることができ、双方向性整
流素子等に使用した場合、リード型缶をチップに半田材
で融着する際の半田材による接合部の短絡は大幅に減少
する。
表面との間隔は十分大きくすることができ、双方向性整
流素子等に使用した場合、リード型缶をチップに半田材
で融着する際の半田材による接合部の短絡は大幅に減少
する。
(実施例)
本発明のメサ型半導体基体の実施例を第1図に示す、
同図に見られるように該基体旦は、N型半導体層11N
及び12Nと、このN層より高不純物濃度のP+型半導
体111P及び12Pとをそれぞれ積層してP’N接合
接合長びJ2を形成した第1及び第2半導体基板11及
び12のP1層側主面を密着接合して接着面18で1#
化した接着半導体基体である。 又該基体の側面は、中
間の24層11P又は12Pから主面側の8層11N又
は12Nに向って表面積が小さくなる正のメサ角(ベベ
ル角ともいわれる)θ1.θ2を有するメサ面11S、
123から成っている。
同図に見られるように該基体旦は、N型半導体層11N
及び12Nと、このN層より高不純物濃度のP+型半導
体111P及び12Pとをそれぞれ積層してP’N接合
接合長びJ2を形成した第1及び第2半導体基板11及
び12のP1層側主面を密着接合して接着面18で1#
化した接着半導体基体である。 又該基体の側面は、中
間の24層11P又は12Pから主面側の8層11N又
は12Nに向って表面積が小さくなる正のメサ角(ベベ
ル角ともいわれる)θ1.θ2を有するメサ面11S、
123から成っている。
この基体の両生面間に電圧を印加すると、接合J、又は
J2のいずれか一方は逆バイアスされ空乏層が形成され
る。 周知のように正メサ角を持っているので、接合が
露出する部分の空乏層の厚さは接合内部の厚さより大き
く、露出する部分の電界強度は内部の電界強度より弱め
られ、耐圧向上、逆漏れ電流の一定化に極めて有効であ
る。
J2のいずれか一方は逆バイアスされ空乏層が形成され
る。 周知のように正メサ角を持っているので、接合が
露出する部分の空乏層の厚さは接合内部の厚さより大き
く、露出する部分の電界強度は内部の電界強度より弱め
られ、耐圧向上、逆漏れ電流の一定化に極めて有効であ
る。
又接着半導体基体であるので、2つの正メサ構造を容易
に形成することができ、又PN接合位置を基体主面から
深い中間部に設けることも容易である。 なお、24層
11P及びP4層12P或いは8層11N及びN層12
Nの不純物濃度はそれぞれ等しい必要はなく、又第1.
第2半導体基板11.12はP型基板とし、N1層を形
成し、N1層どうしをMj:着したものであっても良く
、更に該基体を半導体デバイスに使用する場合、N11
1N又はN層12Nにデバイスを1^成する所望の半導
体層が形成されることは勿論差し支えない。
に形成することができ、又PN接合位置を基体主面から
深い中間部に設けることも容易である。 なお、24層
11P及びP4層12P或いは8層11N及びN層12
Nの不純物濃度はそれぞれ等しい必要はなく、又第1.
第2半導体基板11.12はP型基板とし、N1層を形
成し、N1層どうしをMj:着したものであっても良く
、更に該基体を半導体デバイスに使用する場合、N11
1N又はN層12Nにデバイスを1^成する所望の半導
体層が形成されることは勿論差し支えない。
次に上記メサ型半導体基体を双方向性整流素子に適用し
た場合の実施例について第1図ないし第3図を参照して
説明する。 なお第1図と同一符号は同じ部分を表し、
説明を省略する。 まず第1N型半導体基板(ウェーハ
)11及び第2N型半導体基板(ウェーハ)12を用意
し、それぞれの一方の主面から高濃度のP型不純物を拡
散し、P+N接合J、及びJ2を形成する。 次にウェ
ーハ11及び12のそれぞれのP+層LIP及び12P
の表面を鏡面研磨して表面租さ 500Å以下に形成す
る。 この際ウェーハの表面状態によってはH2O2±
H2So、→HF’→稀HFによる前処理工程を引き続
いて行って、脱脂ならびにウェーハ表面に被着するステ
ィンフィルムを除去する。 次にこのウェーハ鏡面を清
浄な水で数分程度水洗し、室温でスピンナー処理のよう
な脱水処理を実施する。 これらの処理を終えたウェー
ハを例えばクラス1以下の清浄な大気雰囲気に設置して
、その鏡面間に異物が実質的に介在しない状態で重ね合
わせ、相互に密着して接合する。 このように接合した
ウェーハを200℃以上、好ましくは1000℃〜12
00°Cで加熱処理する。 第2図はこのようにして得
られた接着ウェーハの部分断面図である。 なお符号1
8は接着面をあられす。
た場合の実施例について第1図ないし第3図を参照して
説明する。 なお第1図と同一符号は同じ部分を表し、
説明を省略する。 まず第1N型半導体基板(ウェーハ
)11及び第2N型半導体基板(ウェーハ)12を用意
し、それぞれの一方の主面から高濃度のP型不純物を拡
散し、P+N接合J、及びJ2を形成する。 次にウェ
ーハ11及び12のそれぞれのP+層LIP及び12P
の表面を鏡面研磨して表面租さ 500Å以下に形成す
る。 この際ウェーハの表面状態によってはH2O2±
H2So、→HF’→稀HFによる前処理工程を引き続
いて行って、脱脂ならびにウェーハ表面に被着するステ
ィンフィルムを除去する。 次にこのウェーハ鏡面を清
浄な水で数分程度水洗し、室温でスピンナー処理のよう
な脱水処理を実施する。 これらの処理を終えたウェー
ハを例えばクラス1以下の清浄な大気雰囲気に設置して
、その鏡面間に異物が実質的に介在しない状態で重ね合
わせ、相互に密着して接合する。 このように接合した
ウェーハを200℃以上、好ましくは1000℃〜12
00°Cで加熱処理する。 第2図はこのようにして得
られた接着ウェーハの部分断面図である。 なお符号1
8は接着面をあられす。
以上のようにウェーハ接着技術により得られた接着基体
の両面を所要の寸法に研磨する。 以下従来方法通り、
接着基体の両面にNiメツキ膜又はV−Ni−AUの蒸
着膜を形成後、写真蝕刻法等により所要寸法にパターン
ニングし所定の電極13を形成する。 次にケミカルカ
ット又はガラスパッシベーションにより第1図(本実施
例ではtiが形成されている)のように複数のチップに
分離し、チップ形状を正メサとしている。 次にリード
電極(例えばCuリードにNiメツキ)15とチップの
電極13とを半田材14により融着する。 次にガラス
パッシベーションWA16を形成、樹脂17等で封止し
、第3図に示す双方向性整流素子が得られる。 本実施
例の素子では、双方向の特性が対称であることが好まし
い場合が多く、従って2つの半導体基板の高濃度#lI
P及び12Pの不純物密度は互いに等しく、又N層11
N及び12Nの不純物密度とその厚さも互いに等しくな
るよう作られる。
の両面を所要の寸法に研磨する。 以下従来方法通り、
接着基体の両面にNiメツキ膜又はV−Ni−AUの蒸
着膜を形成後、写真蝕刻法等により所要寸法にパターン
ニングし所定の電極13を形成する。 次にケミカルカ
ット又はガラスパッシベーションにより第1図(本実施
例ではtiが形成されている)のように複数のチップに
分離し、チップ形状を正メサとしている。 次にリード
電極(例えばCuリードにNiメツキ)15とチップの
電極13とを半田材14により融着する。 次にガラス
パッシベーションWA16を形成、樹脂17等で封止し
、第3図に示す双方向性整流素子が得られる。 本実施
例の素子では、双方向の特性が対称であることが好まし
い場合が多く、従って2つの半導体基板の高濃度#lI
P及び12Pの不純物密度は互いに等しく、又N層11
N及び12Nの不純物密度とその厚さも互いに等しくな
るよう作られる。
本実施例の試行結果では、高温(約iso’c )状態
でも、第5図の実線aで示す理想的な特性にほぼ等しい
V−I特性が得られた。 即ちブレークダウン電圧Vt
(=V2 )以下の電圧では逆漏れ電流は極めて小
さく且つ安定な値を示し、又リ一ド電極の半田1寸けに
おいても、PN接合部の半田材による短絡不良は著しく
減少しな。
でも、第5図の実線aで示す理想的な特性にほぼ等しい
V−I特性が得られた。 即ちブレークダウン電圧Vt
(=V2 )以下の電圧では逆漏れ電流は極めて小
さく且つ安定な値を示し、又リ一ド電極の半田1寸けに
おいても、PN接合部の半田材による短絡不良は著しく
減少しな。
[発明の効果]
本発明のメサ型半導体基体は、その側面が正メサ構遺の
2′)のメサ面から成るので高温で電圧を印加したとき
逆バイヤスされた接合の逆漏れ電流が増大したりするこ
とがない。 又接着基体を使用するので正メサ面の形成
も容易であり且つPN接合位置と半田電極との距離が大
きくとれ、半田材による短絡不良はなくなる。 これら
により信頼性と歩留りとが向上するメサ型半導体基体を
提供することができた。
2′)のメサ面から成るので高温で電圧を印加したとき
逆バイヤスされた接合の逆漏れ電流が増大したりするこ
とがない。 又接着基体を使用するので正メサ面の形成
も容易であり且つPN接合位置と半田電極との距離が大
きくとれ、半田材による短絡不良はなくなる。 これら
により信頼性と歩留りとが向上するメサ型半導体基体を
提供することができた。
第1図は本発明のメサ型半導体基体の断面図、第2図は
第1図の基体を製造するとき便用する接着半導体基体の
部分断面図、第312!Iは第1図の基体を双方向性整
流素子に適用したときの該素子の断面図、第4図は従来
の双方向性整流素子の製造工程を含む素子の断面図で、
同図<a >は2つのP”N接合を形成した基板の部分
断面図、同図(1))は分割されたチップの断面図、同
図(C)は素子断面図、第5図は本発明及び従来の双方
向性整流素子のV−I特性図である。 旦=−・メサ型半導体基体、 11・・・第1半導体基
板、 12・・・第2半導体基板、 IIP、12P・
・・P+型半導体層、 IIN、12N・・・N型半導
体層、 IIS、123・・・メサ面、 13・・
・電極、 14・・・半田材、 15・・・リード電
極、18・・・接着面、 、1.、J、・・・PN接合
。 特許出願人 株式会社 東 芝 1立メサ型四導体基体 第1図 第2図 第3図
第1図の基体を製造するとき便用する接着半導体基体の
部分断面図、第312!Iは第1図の基体を双方向性整
流素子に適用したときの該素子の断面図、第4図は従来
の双方向性整流素子の製造工程を含む素子の断面図で、
同図<a >は2つのP”N接合を形成した基板の部分
断面図、同図(1))は分割されたチップの断面図、同
図(C)は素子断面図、第5図は本発明及び従来の双方
向性整流素子のV−I特性図である。 旦=−・メサ型半導体基体、 11・・・第1半導体基
板、 12・・・第2半導体基板、 IIP、12P・
・・P+型半導体層、 IIN、12N・・・N型半導
体層、 IIS、123・・・メサ面、 13・・
・電極、 14・・・半田材、 15・・・リード電
極、18・・・接着面、 、1.、J、・・・PN接合
。 特許出願人 株式会社 東 芝 1立メサ型四導体基体 第1図 第2図 第3図
Claims (1)
- 【特許請求の範囲】 1 一導電型の半導体層と該層より高不純物濃度の反対
導電型の半導体層とを積層してPN接合を形成した半導
体基板の2つを、それぞれの高濃度層側主面を重ね合わ
せ密着接合した半導体基板であって、該基体の側面が中
間の前記高濃度層から主面側の低濃度層に向って面積が
小さくなる傾斜を有する2つのメサ面から成ることを特
徴とするメサ型半導体基体。 2 前記メサ型半導体基体が、双方向性整流素子の構成
に含まれ且つ前記2つの半導体基板の高濃度反対導電型
半導体層の不純物濃度が互いに実質的に等しく又一導電
型半導体層の不純物濃度も互いに実質的に等しい特許請
求の範囲第1項記載のメサ型半導体基体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5983788A JPH0756895B2 (ja) | 1988-03-14 | 1988-03-14 | メサ型半導体基体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5983788A JPH0756895B2 (ja) | 1988-03-14 | 1988-03-14 | メサ型半導体基体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01232762A true JPH01232762A (ja) | 1989-09-18 |
JPH0756895B2 JPH0756895B2 (ja) | 1995-06-14 |
Family
ID=13124735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5983788A Expired - Fee Related JPH0756895B2 (ja) | 1988-03-14 | 1988-03-14 | メサ型半導体基体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0756895B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108872A (ja) * | 2009-11-18 | 2011-06-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2013093574A (ja) * | 2011-10-26 | 2013-05-16 | General Electric Co <Ge> | 過渡電圧抑制器のための方法およびシステム |
-
1988
- 1988-03-14 JP JP5983788A patent/JPH0756895B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011108872A (ja) * | 2009-11-18 | 2011-06-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2013093574A (ja) * | 2011-10-26 | 2013-05-16 | General Electric Co <Ge> | 過渡電圧抑制器のための方法およびシステム |
Also Published As
Publication number | Publication date |
---|---|
JPH0756895B2 (ja) | 1995-06-14 |
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LAPS | Cancellation because of no payment of annual fees |