JPH01227524A - カウンタ障害検出方式 - Google Patents
カウンタ障害検出方式Info
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- JPH01227524A JPH01227524A JP63053910A JP5391088A JPH01227524A JP H01227524 A JPH01227524 A JP H01227524A JP 63053910 A JP63053910 A JP 63053910A JP 5391088 A JP5391088 A JP 5391088A JP H01227524 A JPH01227524 A JP H01227524A
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- 238000001514 detection method Methods 0.000 title claims description 20
- 230000002950 deficient Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
カウンタ回路の不良を検出するカウンタ障害検出に関し
、 カウンタ障害検出方式の簡易にして確実な構成を目的と
し、 カウンタの計数値の次の時点の期待値を期待値生成回路
により生成し、カウンタの計数値との不一致を比較する
ことにより障害を検出する構成とする。
、 カウンタ障害検出方式の簡易にして確実な構成を目的と
し、 カウンタの計数値の次の時点の期待値を期待値生成回路
により生成し、カウンタの計数値との不一致を比較する
ことにより障害を検出する構成とする。
本発明はカウンタ回路の動作をチエツクしてその不良を
検出するカウンタ障害検出に関する。
検出するカウンタ障害検出に関する。
（従来の技術〕
カウンタ回路の動作の正常性をチエツクするには、カウ
ンタの出力の計数パルスが正しいか否かを直接的に検証
しなければならない、その為、従来は、第４図に示す如
く、チエツクするカウンタＩＡ、２Ａ−Ｎ＾をＮ重化し
て、Ｎ個のカウンタの計数出力Ｃ１，Ｃ２，〜Ｃｎを論
理回路１０で多数決論理をとって正しい計数値を求め、
対象のカウンタがその正しい計数値を示すカウンタ群に
属しておれば良品とし、正しい計数値を示すカウンタ群
に属していなければ障害と判定していた。
ンタの出力の計数パルスが正しいか否かを直接的に検証
しなければならない、その為、従来は、第４図に示す如
く、チエツクするカウンタＩＡ、２Ａ−Ｎ＾をＮ重化し
て、Ｎ個のカウンタの計数出力Ｃ１，Ｃ２，〜Ｃｎを論
理回路１０で多数決論理をとって正しい計数値を求め、
対象のカウンタがその正しい計数値を示すカウンタ群に
属しておれば良品とし、正しい計数値を示すカウンタ群
に属していなければ障害と判定していた。
従来のカウンタ障害検出方式は、上述の如く、チエツク
するカウンタをＮ重化してＮ個のカウンタの計数出力の
多数決論理をとって正しい計数値を求め、対象のカウン
タがその正しい計数値を示すカウンタ群に属していなけ
れば障害と判定しているが、２重化では２個のカウンタ
ＩＡ、２Ａの計数出力ＣＩ 、 Ｃ２が不一致の場合は
、カウンタＩＡとカウンタ２Ａのどちらが不良か判定出
来ない。 そうかと言って、判定のためのカウンタ群の
多重化数Ｎを大きくすると、障害検出のためのカウンタ
等のハードウェアが増加して手間も時間も掛り過ぎると
いう問題がある。
するカウンタをＮ重化してＮ個のカウンタの計数出力の
多数決論理をとって正しい計数値を求め、対象のカウン
タがその正しい計数値を示すカウンタ群に属していなけ
れば障害と判定しているが、２重化では２個のカウンタ
ＩＡ、２Ａの計数出力ＣＩ 、 Ｃ２が不一致の場合は
、カウンタＩＡとカウンタ２Ａのどちらが不良か判定出
来ない。 そうかと言って、判定のためのカウンタ群の
多重化数Ｎを大きくすると、障害検出のためのカウンタ
等のハードウェアが増加して手間も時間も掛り過ぎると
いう問題がある。
本発明は簡単な手段でカウンタの正常動作を確認できる
ことを課題とする。
ことを課題とする。
この課題は、カウンタｌのある時刻ｔｎの計数値ｎに対
する次の時刻ｔｎ＋１の期待値のｎ＋１を生成する期待
値生成回路２を設け、カウンタ１の次の時刻ｔｎ÷１の
計数値と期待値生成回路２の出力の期待値ｎ＋１を比較
することによりカウンタｌの計数動作の正常性を確認す
る本発明の構成によって解決される。
する次の時刻ｔｎ＋１の期待値のｎ＋１を生成する期待
値生成回路２を設け、カウンタ１の次の時刻ｔｎ÷１の
計数値と期待値生成回路２の出力の期待値ｎ＋１を比較
することによりカウンタｌの計数動作の正常性を確認す
る本発明の構成によって解決される。
本発明のカウンタ障害検出方式の構成を示す第１図の原
理図において、 １は、入力クロックＣＬＫを計数しである時刻ｔｎに計
数値ｎを出力するカウンタ、 ２は、カウンタ１が計数値ｎを出力する時刻ｉｎに、該
計数値ｎに数値ｌを加えた値（ｎ＋１３を、次の時刻ｔ
〔ｎ＋１〕の期待値として生成する期待値生成回路、 ３は、期待値生成回路２が時刻ｔｎに出力した期待値〔
ｎ＋１〕を入力して保持し、時刻ｔ〔ｎ＋１〕に該期待
値〔ｎ＋１〕を出力する出力回路、４は、出力回路３が
時刻ｔ〔ｎ＋１〕に出力した期待値〔ｎ＋１〕と、カウ
ンタ１が時刻ｔ〔ｎ＋１〕に計数した計数値と比較して
その不一致を検出する不一致検出器である。
理図において、 １は、入力クロックＣＬＫを計数しである時刻ｔｎに計
数値ｎを出力するカウンタ、 ２は、カウンタ１が計数値ｎを出力する時刻ｉｎに、該
計数値ｎに数値ｌを加えた値（ｎ＋１３を、次の時刻ｔ
〔ｎ＋１〕の期待値として生成する期待値生成回路、 ３は、期待値生成回路２が時刻ｔｎに出力した期待値〔
ｎ＋１〕を入力して保持し、時刻ｔ〔ｎ＋１〕に該期待
値〔ｎ＋１〕を出力する出力回路、４は、出力回路３が
時刻ｔ〔ｎ＋１〕に出力した期待値〔ｎ＋１〕と、カウ
ンタ１が時刻ｔ〔ｎ＋１〕に計数した計数値と比較して
その不一致を検出する不一致検出器である。
そして不一致検出器４の検出出力をカウンタｌの障害検
出出力とする構成である。
出出力とする構成である。
〔作用）
カウンタ１は、入力クロックＣＬＫを計数しである時刻
ｔｎに計数値ｎを期待値生成回路２へ出力する。
ｔｎに計数値ｎを期待値生成回路２へ出力する。
期待値生成回路２は、カウンタ１の時刻ｔｎの計数値ｎ
に数値ｌを加えた値（ｎ−１−１〕を次の時刻ｔ〔ｎ＋
１〕の期待値として生成して出力回路３へ出力する。
に数値ｌを加えた値（ｎ−１−１〕を次の時刻ｔ〔ｎ＋
１〕の期待値として生成して出力回路３へ出力する。
出力回路３は、期待値生成回路２が時刻ｔｎに出力した
期待値（ｎ＋１３を入力して保持し、時刻ｔ〔ｎ＋１〕
に該期待値〔ｎ＋１〕を不一致検出器４へ出力する。
期待値（ｎ＋１３を入力して保持し、時刻ｔ〔ｎ＋１〕
に該期待値〔ｎ＋１〕を不一致検出器４へ出力する。
不一致検出器４は、出力回路３が時刻ｔ〔ｎ＋１〕に出
力した期待値〔ｎ＋１〕を、カウンタ１が時刻ｔ〔ｎ＋
１〕に計数した計数値と比較してその不一致を検出すれ
ば、カウンタ１の計数動作を不良と判定し、若し不一致
を検出しなければカウンタ１の計数動作を良と判定する
。
力した期待値〔ｎ＋１〕を、カウンタ１が時刻ｔ〔ｎ＋
１〕に計数した計数値と比較してその不一致を検出すれ
ば、カウンタ１の計数動作を不良と判定し、若し不一致
を検出しなければカウンタ１の計数動作を良と判定する
。
本発明のカウンタ障害検出方式は、カウンタｌに、カウ
ンタ１の時刻ｔｎの計数値ｎに数値１を加えた値（ｎ＋
ｌ］を次の時刻ｔ〔ｎ＋１〕の期待値として生成すると
いう簡単な期待値生成回路２と、その出力の期待値［ｎ
＋１．］を保持し、時刻ｔ〔ｎ＋１〕に不一致検出器４
へ出力するという簡単な出力回路３を付加して、出力回
路３が時、刻ｔ〔ｎ＋１〕に出力した期待値〔ｎ＋１〕
を、カウンタ１が同時刻（〔ｎ＋１〕に計数した計数値
と比較するという簡単な不一致検出器４があれば充分な
ので障害検出のためのハードウェアは簡単となり課題は
解決される。
ンタ１の時刻ｔｎの計数値ｎに数値１を加えた値（ｎ＋
ｌ］を次の時刻ｔ〔ｎ＋１〕の期待値として生成すると
いう簡単な期待値生成回路２と、その出力の期待値［ｎ
＋１．］を保持し、時刻ｔ〔ｎ＋１〕に不一致検出器４
へ出力するという簡単な出力回路３を付加して、出力回
路３が時、刻ｔ〔ｎ＋１〕に出力した期待値〔ｎ＋１〕
を、カウンタ１が同時刻（〔ｎ＋１〕に計数した計数値
と比較するという簡単な不一致検出器４があれば充分な
ので障害検出のためのハードウェアは簡単となり課題は
解決される。
第２図は本発明の実施例のカウンタ障害検出方式の構成
を示すブロック図であり、第３図はその動作を説明する
ためのタイムチャートである。
を示すブロック図であり、第３図はその動作を説明する
ためのタイムチャートである。
第２図のブロック図において、カウンタｌはカウンタＣ
ＮＴで構成され、入力クロックＣＬＫを計数して、第３
図のタイムチャートの■カウンタ値の如く出力し、ある
時刻ｔ３に計数値３を期待値生成回路２へ出力する。
ＮＴで構成され、入力クロックＣＬＫを計数して、第３
図のタイムチャートの■カウンタ値の如く出力し、ある
時刻ｔ３に計数値３を期待値生成回路２へ出力する。
期待値生成回路２は、入力値ｎに数値１を加算して加算
値ｎ＋１を出力する加算器、又は入力値ｎのとき出力値
ｎ＋１となるＲＯＭメモリで構成され、第３図の■期待
値の如く、時刻ｔ３のカウンタ１の計数値３に数値１を
加えた期待値４を同時刻ｔ３に発生して出力回路３へ出
力する。
値ｎ＋１を出力する加算器、又は入力値ｎのとき出力値
ｎ＋１となるＲＯＭメモリで構成され、第３図の■期待
値の如く、時刻ｔ３のカウンタ１の計数値３に数値１を
加えた期待値４を同時刻ｔ３に発生して出力回路３へ出
力する。
出力回路３はＤ型フリップフロップで構成され、第３図
の■期待値生成回路２が時刻ｔ３に発生した期待値４を
第３図の■Ｄフリップフロップ出力に示す如く人力して
、時刻ｔ４に期待値４を不一致検出器４へ出力する。
の■期待値生成回路２が時刻ｔ３に発生した期待値４を
第３図の■Ｄフリップフロップ出力に示す如く人力して
、時刻ｔ４に期待値４を不一致検出器４へ出力する。
不一致検出器４は比較器で構成され、第３図の■出力が
時刻ｔ４に出力した期待値４と■カウンタ１が同時刻ｔ
４に計数した計数値５とを比較して、第３図の如く、そ
の不一致を検出すればカウンタｌの計数動作を不良と判
定し、図示しないが若し不一致を検出しなければカウン
タｌの計数動作を良と判定する。
時刻ｔ４に出力した期待値４と■カウンタ１が同時刻ｔ
４に計数した計数値５とを比較して、第３図の如く、そ
の不一致を検出すればカウンタｌの計数動作を不良と判
定し、図示しないが若し不一致を検出しなければカウン
タｌの計数動作を良と判定する。
第２図の本発明の実施例のカウンタ障害検出方式は、カ
ウンタ１に、カウンタ１の時刻ｔ３の計数値３に数値１
を加えた値４を次の時刻ｔ４の期待値として生成すると
いう簡単な加算器又はＲＯＭの期待値生成回路２と、そ
の出力の期待値４を入力し次の時刻ｔ４に不一致検出器
４へ出力するという簡単なり型フリップフロップの出力
回路３を付加して、出力回路３のＤ型フリップフロップ
が時刻ｔ４に出力した期待値４とカウンタ１が同時刻ｔ
４に計数した計数値５とを比較してその不一致を検出す
るという簡単な比較器の不一致検出器４があれば充分な
ので、カウンタ１の障害検出のためのハードウェアは非
常に簡単となり問題は無い。
ウンタ１に、カウンタ１の時刻ｔ３の計数値３に数値１
を加えた値４を次の時刻ｔ４の期待値として生成すると
いう簡単な加算器又はＲＯＭの期待値生成回路２と、そ
の出力の期待値４を入力し次の時刻ｔ４に不一致検出器
４へ出力するという簡単なり型フリップフロップの出力
回路３を付加して、出力回路３のＤ型フリップフロップ
が時刻ｔ４に出力した期待値４とカウンタ１が同時刻ｔ
４に計数した計数値５とを比較してその不一致を検出す
るという簡単な比較器の不一致検出器４があれば充分な
ので、カウンタ１の障害検出のためのハードウェアは非
常に簡単となり問題は無い。
以上説明した如く、本発明によれば、チエツクするカウ
ンタに、簡単な構成の期待値生成回路とその出力回路と
不一致検出器の回路を付加するだけで、カウンタの障害
を確実に検出することが出来るとともに、若し期待値生
成回路とその出力回路に障害が起きた場合にも不一致検
出器が不一致を検出して障害と判定するので、障害検出
が安全側に動作して障害検出の信顛性を向上する効果が
得られる。
ンタに、簡単な構成の期待値生成回路とその出力回路と
不一致検出器の回路を付加するだけで、カウンタの障害
を確実に検出することが出来るとともに、若し期待値生
成回路とその出力回路に障害が起きた場合にも不一致検
出器が不一致を検出して障害と判定するので、障害検出
が安全側に動作して障害検出の信顛性を向上する効果が
得られる。
第１図は本発明のカウンタ障害検出方式の構成を示す原
理図、 第２図は本発明の実施例のカウンタ障害検出方式の構成
を示すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のカウンタ障害検出方式のブロック図であ
る。 図において、 ｌはカウンタ、 ２は期待値生成回路、 ３は出力回路、 ４は不一致検出器である。 Ｑ Ｑ ・
理図、 第２図は本発明の実施例のカウンタ障害検出方式の構成
を示すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のカウンタ障害検出方式のブロック図であ
る。 図において、 ｌはカウンタ、 ２は期待値生成回路、 ３は出力回路、 ４は不一致検出器である。 Ｑ Ｑ ・
Claims (1)
- 【特許請求の範囲】 カウンタ（１）のある時点（ｔｎ）の計数値（ｎ）に数
値１を加えた値〔ｎ＋１〕を次の時点（ｔｎ＋１）の期
待値として生成する期待値生成回路（２）と、該期待値
生成回路（２）が該次の時点（ｔｎ＋１）に出力（３）
した期待値〔ｎ＋１〕と該カウンタ（１）が同時点（ｔ
ｎ＋１）に計数した計数値とを比較して不一致を検出す
る不一致検出器（４）を具え、 該不一致検出器（４）の検出出力をカウンタ（１）の障
害とすることを特徴としたカウンタ障害検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053910A JPH01227524A (ja) | 1988-03-07 | 1988-03-07 | カウンタ障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053910A JPH01227524A (ja) | 1988-03-07 | 1988-03-07 | カウンタ障害検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227524A true JPH01227524A (ja) | 1989-09-11 |
Family
ID=12955871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053910A Pending JPH01227524A (ja) | 1988-03-07 | 1988-03-07 | カウンタ障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107229543A (zh) * | 2016-03-23 | 2017-10-03 | 瑞萨电子株式会社 | 半导体装置 |
-
1988
- 1988-03-07 JP JP63053910A patent/JPH01227524A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107229543A (zh) * | 2016-03-23 | 2017-10-03 | 瑞萨电子株式会社 | 半导体装置 |
| CN107229543B (zh) * | 2016-03-23 | 2022-04-22 | 瑞萨电子株式会社 | 半导体装置 |
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