JPH01222342A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH01222342A JPH01222342A JP63047366A JP4736688A JPH01222342A JP H01222342 A JPH01222342 A JP H01222342A JP 63047366 A JP63047366 A JP 63047366A JP 4736688 A JP4736688 A JP 4736688A JP H01222342 A JPH01222342 A JP H01222342A
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- JP
- Japan
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- maintenance
- control circuit
- output
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- 238000012423 maintenance Methods 0.000 claims abstract description 56
- 238000012544 monitoring process Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
複数の入出力装置との間で並行してデータの入出力を行
ない、さらに、ファー４ウエアのメンテナンス機能を備
えるデータ処理装置に関し、外部にメンテナンス用の特
別の装置を接続することなく、通常接続されている入出
力装置をメンテナンスのためのコマンドおよびデータの
入出力に用いてメンテナンスを行なうことを可能にする
ことを目的とし、 データ処理の制御を行なう制御部と、複数の入出力装置
の各々と接続され、データの入出力時に割込み要求を発
生し、接続される入出力装置との間で前記制御部による
割込み処理として行なわれるデータ人出力を仲介する入
出力制御回路とを有してなるデータ処理装置において、
通常動作時においては前記割込み要求を受けてそのまま
前記制御部に伝達し、前記入出力制御回路のうち、特定
の入出力制御回路をメンテナンス用入出力制御に使用す
ることを指定するメンテナンス切り換え制御を受けると
該特定の入出力制御回路からの割込み要求は最優先レベ
ルの割込み要求に変換する割込み制御回路を有してなる
ように構成する。
ない、さらに、ファー４ウエアのメンテナンス機能を備
えるデータ処理装置に関し、外部にメンテナンス用の特
別の装置を接続することなく、通常接続されている入出
力装置をメンテナンスのためのコマンドおよびデータの
入出力に用いてメンテナンスを行なうことを可能にする
ことを目的とし、 データ処理の制御を行なう制御部と、複数の入出力装置
の各々と接続され、データの入出力時に割込み要求を発
生し、接続される入出力装置との間で前記制御部による
割込み処理として行なわれるデータ人出力を仲介する入
出力制御回路とを有してなるデータ処理装置において、
通常動作時においては前記割込み要求を受けてそのまま
前記制御部に伝達し、前記入出力制御回路のうち、特定
の入出力制御回路をメンテナンス用入出力制御に使用す
ることを指定するメンテナンス切り換え制御を受けると
該特定の入出力制御回路からの割込み要求は最優先レベ
ルの割込み要求に変換する割込み制御回路を有してなる
ように構成する。
本発明は複数の入出力装置との間で並行してデータの入
出力を行ない、さらに、ファームウェアのメンテナンス
機能を備えるデータ処理装置に関する。
出力を行ない、さらに、ファームウェアのメンテナンス
機能を備えるデータ処理装置に関する。
コンピュータ・システムを構成するデータ処理装置にお
けるファームウェアのメンテナンスは、外部よりコマン
ドを入力して該コマンドに従って該データ処理装置の内
部メモリ等の書き込み、および読み出しを行なう作業、
該データ処理装置の内部の状態を監視し、設定された状
態が発生したときに割込みを発生させて、プログラムの
ステップ動作やトレースを行なう作業等からなる。従来
、これらのメンテナンス作業を行なうた。めには、メン
テナンス・ツール等の外部ハードウェアを接続する必要
があるため、メンテナンス作業の機動性に欠ける等の問
題があった。そのため、メンテナンス作業の機動性を向
上させるする技術が要望されていた。
けるファームウェアのメンテナンスは、外部よりコマン
ドを入力して該コマンドに従って該データ処理装置の内
部メモリ等の書き込み、および読み出しを行なう作業、
該データ処理装置の内部の状態を監視し、設定された状
態が発生したときに割込みを発生させて、プログラムの
ステップ動作やトレースを行なう作業等からなる。従来
、これらのメンテナンス作業を行なうた。めには、メン
テナンス・ツール等の外部ハードウェアを接続する必要
があるため、メンテナンス作業の機動性に欠ける等の問
題があった。そのため、メンテナンス作業の機動性を向
上させるする技術が要望されていた。
本発明は、特に、複数の入出力装置を接続するデータ処
理装置において、上記の問題を解決するものである。
理装置において、上記の問題を解決するものである。
従来、ファームウェアのメンテナンス作業は、■メンテ
ナンスの対象となる装置の内部のバスを外部に取り出し
、そのバスにメンテナンス・ツールを接続することによ
り該装置内部の状態を確認および変更する。
ナンスの対象となる装置の内部のバスを外部に取り出し
、そのバスにメンテナンス・ツールを接続することによ
り該装置内部の状態を確認および変更する。
■メンテナンスの対象となる装置の内部を制御するプロ
セッサ（マイクロ・プロセッサ・ユニット、ＭＰＵ）の
代わりにエミュレーション・ボンドを接続し、該エミュ
レーション・ボッドを通して該装置内部を確認および変
更する。
セッサ（マイクロ・プロセッサ・ユニット、ＭＰＵ）の
代わりにエミュレーション・ボンドを接続し、該エミュ
レーション・ボッドを通して該装置内部を確認および変
更する。
しかしながら、メンテナンス・ツールは一般に高価であ
るうえに、大型で持ち運びに不便である。
るうえに、大型で持ち運びに不便である。
さらに、装置の内部のバスにメンテナンス・ツールを接
続するためには、メンテナンスを行なうデータ処理装置
にメンテナンス用の入出力ポートを設ける必要がある。
続するためには、メンテナンスを行なうデータ処理装置
にメンテナンス用の入出力ポートを設ける必要がある。
また、製品ではＭＰＵは直接はんだ付けされており、Ｍ
ＰＵの代わりにエミュレーション・ボッドを接続するこ
とは不可能である。
ＰＵの代わりにエミュレーション・ボッドを接続するこ
とは不可能である。
本発明は上記の問題点に鑑み、なされたもので、外部に
メンテナンス用の特別の装置を接続することなく、通常
接続されている入出力装置をメンテナンスのためのコマ
ンドおよびデータの人出力に用いてメンテナンスを行な
うことを可能にするデータ処理装置を提供することを目
的とするものである。
メンテナンス用の特別の装置を接続することなく、通常
接続されている入出力装置をメンテナンスのためのコマ
ンドおよびデータの人出力に用いてメンテナンスを行な
うことを可能にするデータ処理装置を提供することを目
的とするものである。
第１図は本発明の基本構成図である。本図において、１
０が本発明によるデータ処理装置、そして、Ｌ、８ｔ＋
・・・８ｎが該データ処理装置に接続される入出力装
置（■１０装置）である。
０が本発明によるデータ処理装置、そして、Ｌ、８ｔ＋
・・・８ｎが該データ処理装置に接続される入出力装
置（■１０装置）である。
第１図のデータ処理装置において、１ｎ．１□、・・・
１、は、それぞれ上記入出力装置８Ｉ、８２、・・・８
７の各々と接続される入出力制御装置（Ｉ１０制御装置
）、２はデータ処理領域、３は制御部、４はメンテナン
ス用メモリ、５はトレース制御回路、６は割込み制御回
路そして、７はバスである。
１、は、それぞれ上記入出力装置８Ｉ、８２、・・・８
７の各々と接続される入出力制御装置（Ｉ１０制御装置
）、２はデータ処理領域、３は制御部、４はメンテナン
ス用メモリ、５はトレース制御回路、６は割込み制御回
路そして、７はバスである。
制御部３は本発明のデータ処理装置においてデータ処理
の制御を行なう。
の制御を行なう。
入出力制御回路１１１ Ｉｇ＊ ・・・１７は、それぞ
れ、データの入出力時に割込み要求を発生し、接続され
る入出力装置８１ｎ８ ｔ 、・・・８７との間で前記
制御部３による割込み処理として行なわれるデータ入出
力を仲介する。
れ、データの入出力時に割込み要求を発生し、接続され
る入出力装置８１ｎ８ ｔ 、・・・８７との間で前記
制御部３による割込み処理として行なわれるデータ入出
力を仲介する。
データ処理領域２は上記の制御部３によるデータ処理を
行なうために必要な、その他の構成であり、該制御部３
とともにメンテナンスの対象となる部分である。
行なうために必要な、その他の構成であり、該制御部３
とともにメンテナンスの対象となる部分である。
割込み制御回路５は、通常動作時においては前記割込み
要求を受けてそのまま前記制御部３に伝達し、前記入出
力制御回路ｔ１ｎ ｈ、・・・１７のうち、特定の入出
力制御回路をメンテナンス用入出力制御に使用すること
を指定するメンテナンス切り換え制御を受けると該特定
の入出力制御回路からの割込み要求は最優先レベルの割
込み要求に変換する。
要求を受けてそのまま前記制御部３に伝達し、前記入出
力制御回路ｔ１ｎ ｈ、・・・１７のうち、特定の入出
力制御回路をメンテナンス用入出力制御に使用すること
を指定するメンテナンス切り換え制御を受けると該特定
の入出力制御回路からの割込み要求は最優先レベルの割
込み要求に変換する。
さらに、メンテナンス用メモリ４はメンテナンス用プロ
グラムおよびメンテナンス用データを記憶する。
グラムおよびメンテナンス用データを記憶する。
そして、トレース制御回路５は、内部の状態を監視し、
設定した状態が発生したときに割込み要求を発生させる
。
設定した状態が発生したときに割込み要求を発生させる
。
割込み制御回路６は、複数の入出力制御回路１、、１！
、・・・１ｎ、のうち、特定の入出力制御回路をメンテ
ナンス用入出力制御に使用するように指定するメンテナ
ンス切り換え制御を受けると、該特定の入出力制御回路
からの割込み要求は最優先レベルの割込み要求に変換す
る。これにより、該指定された入出力制御回路に接続さ
れる入出力装置をメンテナンス作業の際のコマンドおよ
びデータの入出力に用いることができる。
、・・・１ｎ、のうち、特定の入出力制御回路をメンテ
ナンス用入出力制御に使用するように指定するメンテナ
ンス切り換え制御を受けると、該特定の入出力制御回路
からの割込み要求は最優先レベルの割込み要求に変換す
る。これにより、該指定された入出力制御回路に接続さ
れる入出力装置をメンテナンス作業の際のコマンドおよ
びデータの入出力に用いることができる。
さらに、メンテナンス用メモリ４を内部に備えることに
より、予めメンテナンスに必要なプログラムやデータを
入力しておくことができ、また、メンテナンス用のメモ
リ領域も確保しておくことができる。
より、予めメンテナンスに必要なプログラムやデータを
入力しておくことができ、また、メンテナンス用のメモ
リ領域も確保しておくことができる。
そして、トレース制御回路５を内部に備えることにより
、前記指定された入出力制御回路に接続される入出力装
置からのコマンドによって設定することにより、内部の
状態を監視し、設定した状態が発生したときに割込み要
求を発生させることができる。
、前記指定された入出力制御回路に接続される入出力装
置からのコマンドによって設定することにより、内部の
状態を監視し、設定した状態が発生したときに割込み要
求を発生させることができる。
第２図は、本発明の実施例として、シリアルインターフ
ェイス制御装置の構成例を示す図である。
ェイス制御装置の構成例を示す図である。
シリアルインターフェイス制御装置は、ＣＲＴ。
キーボード、プリンタ等の入出力装置を、それぞれＲ３
２３２Ｃ等のシリアルインターフェイスを介して接続し
、これらの入出力装置とホストＣＰＵ８０との間でやり
とりされるデータの入出力の制御を行なうものである。
２３２Ｃ等のシリアルインターフェイスを介して接続し
、これらの入出力装置とホストＣＰＵ８０との間でやり
とりされるデータの入出力の制御を行なうものである。
第２図において、１０′は第１図におけるデータ処理装
置！！１０に対応するシリアルインターフェイス制御装
置、８＋、Ｌ、・・・８７は第１図におけると同様に該
シリアルインターフェイス制御装置１０′に接続される
入出力装置、８０は該シリアルインターフェイス制御装
置１０’を介して該入出力装置８３．８２、・・・８１
との間でデータのやりとりを行なうホストＣＰＵ、上記
シリアルインターフェイス制御装置ｌＯ′と上記入出力
装置８＋＋８ｚ＋ターフエイス制御装２１Ｇ’とホスト
ＣＰＵ８０との間はシステムバス８１を介して接続され
てしする。
置！！１０に対応するシリアルインターフェイス制御装
置、８＋、Ｌ、・・・８７は第１図におけると同様に該
シリアルインターフェイス制御装置１０′に接続される
入出力装置、８０は該シリアルインターフェイス制御装
置１０’を介して該入出力装置８３．８２、・・・８１
との間でデータのやりとりを行なうホストＣＰＵ、上記
シリアルインターフェイス制御装置ｌＯ′と上記入出力
装置８＋＋８ｚ＋ターフエイス制御装２１Ｇ’とホスト
ＣＰＵ８０との間はシステムバス８１を介して接続され
てしする。
第２図のシリアルインターフェイス制御装置１０′は、
前述の第１図のデータ処理回路１０におけると同様に、
入出力制御回路（Ｉ１０制御回路） １１ｎ Ｉｇ、
・＊ａ、１ｎ、内部バス７、割込み制御回路６、および
トレース制御回路５を有し、さらに、第１図の制御部３
に対応するＭＰＵ（マイクロ・プロセッサ・ユニット）
３０、第１図のデータ処理領域２に対応する部分を構成
する制御レジスタ２１、ＤＭＡ回路２２、ＲＡＭの部分
領域２３、ＲＯＭの部分領域２４、そして、第１図のメ
ンテナンス用メモリ４に対応するＲＡＭの部分領域４１
およびＲＯＭの部分領域４２を備えてなる。
前述の第１図のデータ処理回路１０におけると同様に、
入出力制御回路（Ｉ１０制御回路） １１ｎ Ｉｇ、
・＊ａ、１ｎ、内部バス７、割込み制御回路６、および
トレース制御回路５を有し、さらに、第１図の制御部３
に対応するＭＰＵ（マイクロ・プロセッサ・ユニット）
３０、第１図のデータ処理領域２に対応する部分を構成
する制御レジスタ２１、ＤＭＡ回路２２、ＲＡＭの部分
領域２３、ＲＯＭの部分領域２４、そして、第１図のメ
ンテナンス用メモリ４に対応するＲＡＭの部分領域４１
およびＲＯＭの部分領域４２を備えてなる。
第２図の構成において、入出力制御回路１１ｎ１！。
・・・１１の各々に接続される入出力装置８１ｎ８２、
・・・８、よりデータがシリアルに転送されてくると、
対応する入出力制御回路は内部バス７を介して割込み制
御回路６に対して割込み要求ＩＮＴを出力する。通常の
シリアルインターフェイス制御装置としての動作時にお
いては、該別込み制御回路６は、入力した割込み要求を
そのまま内部バス７を介してＭＰＵ３０に送出する。Ｍ
ＰＵ３０は該別込み要求に応じて該別込み要求を出力し
た入出力制御回路において受けたデータを制御レジスタ
２１に蓄積するように制御する。そして、所定の量のデ
ータが蓄積されると、ＤＭＡ回路２２を制御して該蓄積
されたデータをシステムバス８１を介してホストＣＰＵ
８０へ転送する。
・・・８、よりデータがシリアルに転送されてくると、
対応する入出力制御回路は内部バス７を介して割込み制
御回路６に対して割込み要求ＩＮＴを出力する。通常の
シリアルインターフェイス制御装置としての動作時にお
いては、該別込み制御回路６は、入力した割込み要求を
そのまま内部バス７を介してＭＰＵ３０に送出する。Ｍ
ＰＵ３０は該別込み要求に応じて該別込み要求を出力し
た入出力制御回路において受けたデータを制御レジスタ
２１に蓄積するように制御する。そして、所定の量のデ
ータが蓄積されると、ＤＭＡ回路２２を制御して該蓄積
されたデータをシステムバス８１を介してホストＣＰＵ
８０へ転送する。
逆に、ＭＰＵ３０は、ホストＣＰＵ８０から転送された
データを目的の入出力装置に接続される入出力制御回路
に転送し、入出力制御回路はこのデータを上記Ｒ３２３
２Ｃインターフエイスを介して目的の入出力装置にシリ
アルに転送する。
データを目的の入出力装置に接続される入出力制御回路
に転送し、入出力制御回路はこのデータを上記Ｒ３２３
２Ｃインターフエイスを介して目的の入出力装置にシリ
アルに転送する。
なお、上記のＭＰＵ３０による処理は、前記ＲＯＭの部
分領域２４に保持されるプログラムにしたがって、そし
て、前記ＲＡＭの部分領域２３に保持されるデータ、お
よび該部分領域２３を用いて行なわれる。
分領域２４に保持されるプログラムにしたがって、そし
て、前記ＲＡＭの部分領域２３に保持されるデータ、お
よび該部分領域２３を用いて行なわれる。
ところで、第２図の構成において、メンテナンスを行な
うには、オペレータはホストＣＰＵ８０に付設される（
図示しない）システム・コンソール等を操作することに
より、該ホストＣＰＵ８０より割込み制御回路６に対し
てメンテナンスへの切り換え制御信号を送出する。ここ
で、該切り換え制御信号は、該シリアルインターフェイ
ス制御装置１０’が備える入出力制御回路ｔ＋、ｔｚ＋
・・・１１のうち、メンテナンス作業のための入出力
用として使用可能なものを選択する情報を含むものであ
る。
うには、オペレータはホストＣＰＵ８０に付設される（
図示しない）システム・コンソール等を操作することに
より、該ホストＣＰＵ８０より割込み制御回路６に対し
てメンテナンスへの切り換え制御信号を送出する。ここ
で、該切り換え制御信号は、該シリアルインターフェイ
ス制御装置１０’が備える入出力制御回路ｔ＋、ｔｚ＋
・・・１１のうち、メンテナンス作業のための入出力
用として使用可能なものを選択する情報を含むものであ
る。
割込み制御回路６は、上記切り換え制御信号を受けると
、前述のように、該選択された入出力制御回路からの割
込み要求は最優先レベルの割込み要求に変換する。この
変換は、例えば、第３図に示されるような構成によって
実現される。第３図において６０および６１はＯＲ回路
、６２はインバータである。そして、＊ＩＮＴで示され
るのは、各入出力制御回路１１ｎ１□、・・・１７から
出力される割込み要求信号（＊は負論理を示す）、ＩＲ
Ｑは通常のデータ入出力の際の割込みレベルに対応する
ＭＰＵ３０の割込み要求入力端子および該端子に入力さ
れる信号、そしてＮ Ｍ Ｉ （Ｎｏｎ−Ｍａｓｋａ
ｂｌｅＩｎｔｅｒｕｐｔ）は最優先レベルの割込み要求
を受けるＭＰＵ３０の割込み要求入力端子および該端子
に入力される信号である。第３図の構成において、切り
換え信号が“０”レベル（無効）のときは、ＭＰＵ３０
のＮＭＩ端子に入力される信号ＮＭＩは、割込み要求信
号＊ＩＮＴに係わらず常に“Ｏ”である。そして、ＭＰ
Ｕ３０のＩＲＱ端子に入力される信号ＩＲＱは割込み要
求信号＊ＩＮＴが“１”のときは“Ｏ”、割込み要求信
号＊ＩＮＴが“０”のときは“１”である、すなわち、
ＭＰＵ３０のＩＲＱ端子に入力される信号ＩＲＱのみが
、割込み要求信号＊■ＮＴの有効／無効に応じて有効／
無効となる。
、前述のように、該選択された入出力制御回路からの割
込み要求は最優先レベルの割込み要求に変換する。この
変換は、例えば、第３図に示されるような構成によって
実現される。第３図において６０および６１はＯＲ回路
、６２はインバータである。そして、＊ＩＮＴで示され
るのは、各入出力制御回路１１ｎ１□、・・・１７から
出力される割込み要求信号（＊は負論理を示す）、ＩＲ
Ｑは通常のデータ入出力の際の割込みレベルに対応する
ＭＰＵ３０の割込み要求入力端子および該端子に入力さ
れる信号、そしてＮ Ｍ Ｉ （Ｎｏｎ−Ｍａｓｋａ
ｂｌｅＩｎｔｅｒｕｐｔ）は最優先レベルの割込み要求
を受けるＭＰＵ３０の割込み要求入力端子および該端子
に入力される信号である。第３図の構成において、切り
換え信号が“０”レベル（無効）のときは、ＭＰＵ３０
のＮＭＩ端子に入力される信号ＮＭＩは、割込み要求信
号＊ＩＮＴに係わらず常に“Ｏ”である。そして、ＭＰ
Ｕ３０のＩＲＱ端子に入力される信号ＩＲＱは割込み要
求信号＊ＩＮＴが“１”のときは“Ｏ”、割込み要求信
号＊ＩＮＴが“０”のときは“１”である、すなわち、
ＭＰＵ３０のＩＲＱ端子に入力される信号ＩＲＱのみが
、割込み要求信号＊■ＮＴの有効／無効に応じて有効／
無効となる。
第３図の構成において、切り換え信号が“１”レベル（
有効）のときは、ＭＰＵ３０のＩＲＱ端子に入力される
信号ＩＲＱは、割込み要求信号＊ＩＮＴに係わらず常に
“０１である。そして、ＭＰＵ３０のＮＭＩ端子に入力
される信号ＮＭＩは割込み要求信号＊ＩＮＴが“１”の
ときは“０”、割込み要求信号＊ＩＮＴが“０”のとき
は“ｌ”である、すなわち、ＭＰＵ３０のＮＭ−１端子
に入力される信号ＮＭＩのみが、割込み要求信号＊ｌＮ
Ｔの有効／無効に応じて有効／無効となる。
有効）のときは、ＭＰＵ３０のＩＲＱ端子に入力される
信号ＩＲＱは、割込み要求信号＊ＩＮＴに係わらず常に
“０１である。そして、ＭＰＵ３０のＮＭＩ端子に入力
される信号ＮＭＩは割込み要求信号＊ＩＮＴが“１”の
ときは“０”、割込み要求信号＊ＩＮＴが“０”のとき
は“ｌ”である、すなわち、ＭＰＵ３０のＮＭ−１端子
に入力される信号ＮＭＩのみが、割込み要求信号＊ｌＮ
Ｔの有効／無効に応じて有効／無効となる。
このように、ＭＰＵ３０に対する割込みレベルは、切り
換え信号が“０”のときは通常の割込みレベル（ＩＲＱ
）、切り換え信号が“１″のときは最優先レベル（ＮＭ
Ｉ）となる。第２図の割込み制御回路６においては、第
３図のような構成が入出力制御回路Ｌ＋ １ｇ＋ ・・
・１７の各々に対応して設けられている。
換え信号が“０”のときは通常の割込みレベル（ＩＲＱ
）、切り換え信号が“１″のときは最優先レベル（ＮＭ
Ｉ）となる。第２図の割込み制御回路６においては、第
３図のような構成が入出力制御回路Ｌ＋ １ｇ＋ ・・
・１７の各々に対応して設けられている。
以上の割込み制御回路６により、メンテナンスのための
入出力用として選択された入出力制御回路からの割込み
要求は常に最優先に処理される。
入出力用として選択された入出力制御回路からの割込み
要求は常に最優先に処理される。
さらに、第２図における、ＲＯＭの部分領域４２にはメ
ンテナンス用のプログラム、および、入出力装置、例え
ば、キーボードからＡＳＣＩＩコードで入力されたデー
タを内部で処理して再び読み出してＣＲＴ等に表示する
ために、該ＡＳＣＩＩコードを２進数に変換するテーブ
ルが格納され、ＲＡＭの部分領域４１にはメンテナンス
用のデータが記憶されている。
ンテナンス用のプログラム、および、入出力装置、例え
ば、キーボードからＡＳＣＩＩコードで入力されたデー
タを内部で処理して再び読み出してＣＲＴ等に表示する
ために、該ＡＳＣＩＩコードを２進数に変換するテーブ
ルが格納され、ＲＡＭの部分領域４１にはメンテナンス
用のデータが記憶されている。
トレース制御回路５は、前述のように、上記選択された
入出力制御回路に接続される入出力装置からのコマンド
によって設定することにより、内部の状態を監視し、設
定した状態が発生したときに割込み要求を発生させ、前
記割込み制御回路６に印加する０割込み制御回路６は該
別込み要求を最優先レベルの割込み要求としてＭＰＵ３
０に伝達し、これにより、該シリアルインターフェイス
制御装置１０′は停止する。これにより、トレース動作
を行なうことができる。また、ＭＰＵ３０としては、命
令処理の最終サイクルで出力されるＬＩＧ （ラスト・
インストラクション・サイクル）信号を出力するような
ＬＳＩが市販されているので、このようなＭＰＵを用い
、上記トレース制御回路５が該ＬＩＣ信号に応じて割込
み要求を出力するように設定することにより、プログラ
ムを１ステツプづつ動作させることができる。
入出力制御回路に接続される入出力装置からのコマンド
によって設定することにより、内部の状態を監視し、設
定した状態が発生したときに割込み要求を発生させ、前
記割込み制御回路６に印加する０割込み制御回路６は該
別込み要求を最優先レベルの割込み要求としてＭＰＵ３
０に伝達し、これにより、該シリアルインターフェイス
制御装置１０′は停止する。これにより、トレース動作
を行なうことができる。また、ＭＰＵ３０としては、命
令処理の最終サイクルで出力されるＬＩＧ （ラスト・
インストラクション・サイクル）信号を出力するような
ＬＳＩが市販されているので、このようなＭＰＵを用い
、上記トレース制御回路５が該ＬＩＣ信号に応じて割込
み要求を出力するように設定することにより、プログラ
ムを１ステツプづつ動作させることができる。
以上述べたように、第２図および第３図の構成によるシ
リアルインターフェイス制御装置においては、ホストＣ
ＰＵからのコマンドによって、８亥シリアルインターフ
エイス制御装置を動作状態のまま、メンテナンス作業を
行ない得る状態に切り換えることができる。
リアルインターフェイス制御装置においては、ホストＣ
ＰＵからのコマンドによって、８亥シリアルインターフ
エイス制御装置を動作状態のまま、メンテナンス作業を
行ない得る状態に切り換えることができる。
本発明によるデータ処理装置によれば、外部にメンテナ
ンス用の特別の装置を接続することなく、通常接続され
ている入出力装置をメンテナンスのためのコマンドおよ
びデータの入出力に用いてメンテナンスを行なうことが
できる。
ンス用の特別の装置を接続することなく、通常接続され
ている入出力装置をメンテナンスのためのコマンドおよ
びデータの入出力に用いてメンテナンスを行なうことが
できる。
第１図は本発明の基本構成図、
第２図は本発明の実施例としてシリアルインターフェイ
ス制御装置の構成例を示す図、そして第３図は割込みレ
ベル切り換えの構成例を示す図である。 〔符号の説明〕 １１１１！ｔ 〜１７・・・入出力制御回路、２・・・
データ処理領域、３・・・制御部、４・・・メンテナン
ス用メモリ、 ５・・・トレース制御回路、６・・・割込み制御回路、
７・・・バス、 ８＋＋８ｇ＋ 〜８７・・・入出力装置、１０・・・デ
ータ処理回路、 １０′・・・シリアルインターフェイス制御装置、２１
・・・制御レジスタ、 ２２・・・ＤＭＡ回路、２３．
４１・・・ＲＡＭの部分領域、 ２４．４２・・・ＲＯＭの部分領域、 ３０・・・ＭＰＵ、 ８０・・・ホストｃｐ
ｕ。 ８１・・・システムバス。 本発明の基本構成図 第１回
ス制御装置の構成例を示す図、そして第３図は割込みレ
ベル切り換えの構成例を示す図である。 〔符号の説明〕 １１１１！ｔ 〜１７・・・入出力制御回路、２・・・
データ処理領域、３・・・制御部、４・・・メンテナン
ス用メモリ、 ５・・・トレース制御回路、６・・・割込み制御回路、
７・・・バス、 ８＋＋８ｇ＋ 〜８７・・・入出力装置、１０・・・デ
ータ処理回路、 １０′・・・シリアルインターフェイス制御装置、２１
・・・制御レジスタ、 ２２・・・ＤＭＡ回路、２３．
４１・・・ＲＡＭの部分領域、 ２４．４２・・・ＲＯＭの部分領域、 ３０・・・ＭＰＵ、 ８０・・・ホストｃｐ
ｕ。 ８１・・・システムバス。 本発明の基本構成図 第１回
Claims (1)
- 【特許請求の範囲】 １、データ処理の制御を行なう制御部（３）と、複数の
入出力装置（８＿１、８＿２、・・・８＿ｎ）の各々と
接続され、データの入出力時に割込み要求を発生し、接
続される入出力装置（８＿１、８＿２、・・・８＿ｎ）
との間で前記制御部（３）による割込み処理として行な
われるデータ入出力を仲介する入出力制御回路（１＿１
、１＿２、・・・１＿ｎ）とを有してなるデータ処理装
置において、 通常動作時においては前記割込み要求を受けてそのまま
前記制御部（３）に伝達し、前記入出力制御回路（１＿
１、１＿２、・・・１＿ｎ）のうち、特定の入出力制御
回路をメンテナンス用入出力制御に使用することを指定
するメンテナンス切り換え制御を受けると該特定の入出
力制御回路からの割込み要求は最優先レベルの割込み要
求に変換する割込み制御回路（６）を有してなることを
特徴とするデータ処理装置。 ２、メンテナンス用プログラムおよびメンテナンス用デ
ータを記憶するメンテナンス用メモリ（４）を有する請
求項１記載のデータ処理装置。 ３、内部の状態を監視し、設定した状態が発生したとき
に割込み要求を発生させるトレース制御回路（５）を有
する請求項１または２記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047366A JPH01222342A (ja) | 1988-03-02 | 1988-03-02 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047366A JPH01222342A (ja) | 1988-03-02 | 1988-03-02 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01222342A true JPH01222342A (ja) | 1989-09-05 |
Family
ID=12773111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047366A Pending JPH01222342A (ja) | 1988-03-02 | 1988-03-02 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01222342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287133A (ja) * | 1991-03-15 | 1992-10-12 | Oki Electric Ind Co Ltd | モニタデバッグ方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244132A (en) * | 1975-10-03 | 1977-04-06 | Hitachi Ltd | Address selection system of general-use control equipment |
| JPS5672745A (en) * | 1979-11-19 | 1981-06-17 | Nec Corp | Priority circuit |
| JPS57164351A (en) * | 1981-04-02 | 1982-10-08 | Matsushita Electric Ind Co Ltd | Debugging device |
| JPS59105156A (ja) * | 1982-12-08 | 1984-06-18 | Nec Corp | デバツグ方式 |
-
1988
- 1988-03-02 JP JP63047366A patent/JPH01222342A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244132A (en) * | 1975-10-03 | 1977-04-06 | Hitachi Ltd | Address selection system of general-use control equipment |
| JPS5672745A (en) * | 1979-11-19 | 1981-06-17 | Nec Corp | Priority circuit |
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| JPS59105156A (ja) * | 1982-12-08 | 1984-06-18 | Nec Corp | デバツグ方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287133A (ja) * | 1991-03-15 | 1992-10-12 | Oki Electric Ind Co Ltd | モニタデバッグ方法 |
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