JPH01216619A - タイマ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、タイマ制御回路に関するものである。

［従来の技術］ 近年、ＥＥＰＲＯＭ、ＥＰＲＯＭ等の記憶素子に対して
、書込み（ライト）／消去（イレーズ）時に必要な高圧
を発生する回路には、タイマ回路およびこれを制御する
タイマ制御回路が設けられている。

第２図はこの種のタイマ制御回路およびタイマ回路の一
般的構成例を示す。

これら図において、１はタイマ回路であり、不図示の制
御装置からの制御信号Ｃの供給に応じて動作する。２は
タイマ制御回路であり、タイマ出力（タイマ制御回路制
御信号）　ＣＴに応じて、例えばライト／イレーズ用の
高圧印加波形を規定する矩形波のタイマ信号ＳＴを・出
力するとともに、タイマリセット信号Ｒ５Ｔをフィード
バック信号としてタイマ回路１に供給する。

第３図は従来のタイマ制御回路の一例を示す。

ここで、６はタイマ出力ＣＴ等を受容するＮＯＲゲート
、７はＮＯＲゲート出力をセット端子Ｓに受容するトＳ
型のフリップフロップ（以下Ｒ５ＦＦと略す）、ｌＯは
Ｒ５ＦＦ７のＱ出力を一方の入力端に受容するＮＡＮＤ
ゲート、９はＮＡＮＤゲートｌＯの出力を反転するイン
バータであり、当該反転信号をタイマ信号ＳＴとして外
部に出力する。また、８はインバータ９の出力を反転す
るインバータであり、当該反転信号をタイマ信号■とし
て外部に出力する。

１３はインバータ９の出力を一方の入力端に受容するＡ
ＮＤゲート、１４は当該出力等を′受容するＮＯＲゲー
トであり、その出力はＮＯＲゲート１２およびＯＲゲー
ト１１を介してＮＡＮＤゲートｌＯの他方の入力端に供
給される。

インバータ８の出力は、Ｎ０ＩＩゲート６に供給される
とともに、Ｒ５ＦＦ４のリセット端子Ｒ１およびＮＯＲ
ゲート５を介してＲ５ＦＦ４のセット端子Ｓにも供給さ
れる。そしてＲ５ＦＦ４のＱ出力はＮＯＲゲート６に入
力されるとともに、Ｑ出力がリセット信号１１ＳＴとし
てタイマ回路ｌに送出される。

すなわち、タイマ制御回路制御信号ＣＴ（例えばＬｏｗ
）がＮＯＲゲート６に人力されると、その出力はｔｌｉ
ｇｈとなり、これがＲ５ＦＦ７の入力Ｓに入力される。

Ｒ３ＦＦ７の出力Ｑ　（Ｌｏｗ）はＮＡｌｆＤゲートｌ
Ｏに入力され、ＮＡＮＤゲートｌＯの出力が旧ｇｈであ
ると、その出力はインバータ９により反転されてＬｏｗ
となる。インバータ９の出力はインバータ８によりｌｌ
ｉｇｈに反転され、これがＮＯＲゲート５に入力され、
ＮＯＲゲート５の出力はＬｏｗとなってＲ５ＦＦ４の入
力端Ｓに入力される。また、インバータ８の旧ｇｈ出力
はＲ５ＦＦ４の入力端Ｒに入り、このときｌｌ５ＦＦ４
の出力Ｑは旧ｇｈとなって、これがフィードバック信号
Ｒ５Ｔとしてタイマ回路ｌをリセットする。

［発明が解決しようとする課題］ しかしながら、かかる従来例では、ノイズの混入等によ
って回路出力に誤動作が生じる場合がある。

すなわち、第４図（Ａ）　に示すように、タイマ回路１
が正常に動作している場合には、例えばライト／イレー
ズのための高圧が１サイクルで１度発生するが、誤動作
が生じると同図（Ｂ）に示すように２回発生してしまう
。これは、タイマ回路１がタイマ制御回路２によって正
常にリセットされていないことに基づく。

本発明は、かかる問題点を解決し、確実なリセットを可
能としてタイマの誤動作を抑制しうるタイマ制御回路を
提供することを目的とする。

［課題を解決するための手段］ そのために、本発明は、セット端子およびリセット端子
を有し、タイマ回路をリセットするリセット信号を出力
端子から出力するセット−リセット型のフリップフロッ
プ回路と、タイマ回路の出力から第１状態のタイマ信号
およびこれと反転した第２状態のタイマ信号を生成する
手段とを具え、第１および第２状態の信号のいずれか一
方を、外部制御手段の動作状態に応じて開閉制御される
開閉手段を介して、フリップフロップ回路のセット入力
端子およびリセット入力端子のいずれか一方に接続し、
タイマ信号の他方をフリップフロップ回路の他方の入力
端子に接続したことを特徴とする。

［作　用］ 本発明によれば、タイマ回路の確実なリセットが可能と
なる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例に係るタイマ制御回路２０の
一構成例を示す。ここで、第３図と同様に構成した各部
には対応箇所に同一符号を付してその説明は省略する。

本例においては、第３図示の従来例とほぼ同様の構成を
採るが、タイマ回路１のリセット信号Ｒ５Ｔを発生する
Ｒ５ＦＦ４のセット端子Ｓに結合したＮＯＲゲート５の
入力端には、インバータ８の出力信号に代えて、ＮＯＲ
ゲート１４の出力信号を導くように構成しである。

なお、ＮＯＲゲート５．　６．１２，１４．ＯＲゲート
１１およびＡＮＤゲート１３の図において接続していな
い各入力端には、本例を適用する装置の動作に応じて、
適宜の信号が人力される。例えば、ＥＥＦＲＯＭ等のラ
イト／イレーズを行う装置に関して言えば、ライト／イ
レーズの許否、その区別、ライト／イレーズに係るメモ
リ上の位置や単位を示すための制御信号等である。

本例に係る構成において、Ｌｏｗレベルのタイマ制御回
路制御信号がＮＯＲゲート６に入力されると、その出力
は旧ｇｈとなり、その出力がＲ５ＦＦ７の入力端子Ｓに
入力される。Ｒ５ＦＦ７の出力ＱはＬｏｗとなり、これ
がＮＡＮＤゲートｌＯに入力される。ＮＡＮＤゲート１
０の出力が旧ｇｈとなると、この出力はインバータ９に
より反転されてＬｏｗとなる。インバータ９の出力はイ
ンバータ８に入力されて旧ｇｈに反転され、その出力が
Ｒ５ＦＦ４のリセット入力端Ｒに入力される。一方、イ
ンバータ９の出力はＡＮＤゲート１３に入力され、その
出力がＬｏｗとなると、ＮＯＲゲート１４の出力が旧ｇ
ｈとなり、これがＮＯＲゲート５を介して（ＮＯＲゲー
ト５の出力はＬｏｗ）、Ｒ５ＦＦ４のセット端子Ｓに入
力される。Ｒ５ＦＦ４の出力Ｑがｌｌｉｇｈとなると、
これがフィードバック信号Ｒ５Ｔとしてタイマ回路１を
リセットする。

このような構成によると、タイマ回路１は確実にリセッ
トされて第４図（Ａ）に示すように正常動作をなし、従
来例でみられたような誤動作は生じなかった。

なお、本発明は第１図示の実施例に限られず、適宜の構
成とすることができるのは勿論であり、また適用対象に
ついてもＥＥＦＲＯＭ等のライト／イレーズを行う回路
にのみ限られないのは言うまでもない。

［発明の効果］ 以上説明したように、本発明によれば、確実なリセット
を可能としてタイマの誤動作を抑制することができた。

【図面の簡単な説明】

第１図は本発明の一実施例に係゛るタイマ制御回路の一
構成例を示す回路図、 第２図はタイマ回路およびタイマ制御回路の一般的構成
例を示すブロック図、 第３図は従来のタイマ制御回路の一例を示す回路図、 第４図（Ａ）および（８）は、それぞれタイマの正常動
作および誤動作を説明するための波形図である。 １・・・タイマ回路、 ２．２０・・・タイマ制御回路、 ４．７・・・トＳ型フリップフロップ（ＩＩＳＦＦ）、
５、　６．　１２．１４　・・・ＮＯＲゲート、８．９
−・・インバータ、 １０・・−ＮＡＮＤゲート、 １ｌ−ＯＲゲート、 １３・・・ＡＮＤ　ゲート、 ＣＴ・・・タイマ制御回路制御信号、 Ｒ５Ｔ・・・タイマリセット信号。

Claims (1)

1. 【特許請求の範囲】 １）セット入力端子およびリセット入力端子を有し、タ
   イマ回路をリセットするリセット信号を出力端子から出
   力するフリップフロップ回路と、前記タイマ回路の出力
   から第１状態のタイマ信号およびこれと反転した第２状
   態のタイマ信号を生成する手段とを具え、 前記第１および第２状態の信号のいずれか一方を、外部
   制御手段の動作状態に応じて開閉制御される開閉手段を
   介して、前記フリップフロップ回路の前記セット入力端
   子および前記リセット入力端子のいずれか一方に接続し
   、前記タイマ信号の他方を前記フリップフロップ回路の
   他方の入力端子に接続したことを特徴とするタイマ制御
   回路。