JPH01206441A - トレーサ - Google Patents
トレーサInfo
- Publication number
- JPH01206441A JPH01206441A JP63030993A JP3099388A JPH01206441A JP H01206441 A JPH01206441 A JP H01206441A JP 63030993 A JP63030993 A JP 63030993A JP 3099388 A JP3099388 A JP 3099388A JP H01206441 A JPH01206441 A JP H01206441A
- Authority
- JP
- Japan
- Prior art keywords
- tracer
- data
- shift register
- shift
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000700 radioactive tracer Substances 0.000 title claims abstract description 67
- 230000010365 information processing Effects 0.000 claims description 6
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 abstract 2
- 101150046378 RAM1 gene Proteins 0.000 abstract 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000004069 differentiation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- MEFOUWRMVYJCQC-UHFFFAOYSA-N rimsulfuron Chemical compound CCS(=O)(=O)C1=CC=CN=C1S(=O)(=O)NC(=O)NC1=NC(OC)=CC(OC)=N1 MEFOUWRMVYJCQC-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のハードウェアの情報をＲＡＭに
予め設定された条件にしたがって書込む手段を有するト
レーサに係シ、特にトレーサの読出し方式に関するもの
である。
予め設定された条件にしたがって書込む手段を有するト
レーサに係シ、特にトレーサの読出し方式に関するもの
である。
従来、この種のトレーサは、トレーサ読出し手段からの
トレーサアドレス更新手段と、並列読出しバスを有し、
トレーサ読出し手段からの指示にし九がって、１アドレ
ス（１ワードずつ）のデータを並列パスで読んでいた。
トレーサアドレス更新手段と、並列読出しバスを有し、
トレーサ読出し手段からの指示にし九がって、１アドレ
ス（１ワードずつ）のデータを並列パスで読んでいた。
上述した従来のトレーサでは、並列パスを使用していた
ため、トレーサ読出し手段が複数の情報処理装置の制御
を実施する場合には、並列パスが情報処理装置台数分必
要となり、ビンネックでハードウェア量が増大するとい
う課題があった。
ため、トレーサ読出し手段が複数の情報処理装置の制御
を実施する場合には、並列パスが情報処理装置台数分必
要となり、ビンネックでハードウェア量が増大するとい
う課題があった。
本発明のトレーサは、情報処理装置のハードウェアの情
報をＲＡＭに予め設定された条件にしたがって書込む手
段を有するトレーサにおいて、予め決められた条件が発
生すると書込みを停止する手段と、停止したことをトレ
ーサデータ読出し手段に通知する手段と、トレーサから
の読出しデータを保持するシフトレジスタと、上記トレ
ーサデータ読出し手段からの読出し指示によυ停止した
とｇ ｏ ＲＡＭアドレスで指示されるトレースブータ
ラ上記シフトレジスタに設定する手段と、上記シフトレ
ジスタの設定時に上記ＲＡＭアドレスを更新する手段と
、上記トレーサデータ読出し手段からのシフトクロック
によυ上記シフトレジスタの内容をそのトレーサデータ
読出し手段にシフトアウトする手段と、１ワードのトレ
ースデータ分のシフトクロックが出されたときに読出し
指示を送出する手段と、トレーサの全ワードの読出し後
にトレーサへの書込みを再開する手段とを備えてなるも
のである。
報をＲＡＭに予め設定された条件にしたがって書込む手
段を有するトレーサにおいて、予め決められた条件が発
生すると書込みを停止する手段と、停止したことをトレ
ーサデータ読出し手段に通知する手段と、トレーサから
の読出しデータを保持するシフトレジスタと、上記トレ
ーサデータ読出し手段からの読出し指示によυ停止した
とｇ ｏ ＲＡＭアドレスで指示されるトレースブータ
ラ上記シフトレジスタに設定する手段と、上記シフトレ
ジスタの設定時に上記ＲＡＭアドレスを更新する手段と
、上記トレーサデータ読出し手段からのシフトクロック
によυ上記シフトレジスタの内容をそのトレーサデータ
読出し手段にシフトアウトする手段と、１ワードのトレ
ースデータ分のシフトクロックが出されたときに読出し
指示を送出する手段と、トレーサの全ワードの読出し後
にトレーサへの書込みを再開する手段とを備えてなるも
のである。
本発明においては、シフトパスにょシトレーサデータを
読取シ、１ワードごとにトレーサデータをシフトレジス
タに設定して、連続してトレーサデータを読出す。
読取シ、１ワードごとにトレーサデータをシフトレジス
タに設定して、連続してトレーサデータを読出す。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の実施例のトレーサ部のブロック図であ
る。
る。
図において、１はトレース用動因、２はセレクタ、３は
ＲＡＭ Ｉ用アドレスレジスタ、４はアドレス更新用ア
ダー、５はトレーサからの読出しブータラ保持スるシフ
トレジスタ、１２はトレースモードレジスタ、１３はト
レーサ書込み制御回路である。なお、１００ 、１０１
−−−１０７ 、１１０ 、１１３，１１４゜１１６
、１１７ 、１１８は信号線を示し、１０８はパスを示
す。また、Ｃ８１アドレスおよびＣ８２アドレスはそれ
ぞれ制御記憶（１）アドレスおよび制御記憶（２）アド
レス、ＩＣは命令カウンタである。
ＲＡＭ Ｉ用アドレスレジスタ、４はアドレス更新用ア
ダー、５はトレーサからの読出しブータラ保持スるシフ
トレジスタ、１２はトレースモードレジスタ、１３はト
レーサ書込み制御回路である。なお、１００ 、１０１
−−−１０７ 、１１０ 、１１３，１１４゜１１６
、１１７ 、１１８は信号線を示し、１０８はパスを示
す。また、Ｃ８１アドレスおよびＣ８２アドレスはそれ
ぞれ制御記憶（１）アドレスおよび制御記憶（２）アド
レス、ＩＣは命令カウンタである。
第２図は本発明の実施例のトレーサデータ読出し手段の
ブロック図である。
ブロック図である。
この第２図において第１図と同一符号のものは相当部分
を示し、８はカウンタ、９はトレーサシフトモード７リ
ツプフロツプ、１０はアンドゲート、１１はシフトレジ
スタ、′１４はトレーサ読出制御回路、１５は立下り微
分回路、１６は立上り／立下シ微分回路、１７はオアゲ
ートである。なお、１０５ 、１０６ 、１１２ 、１
１９は信号線を示す。
を示し、８はカウンタ、９はトレーサシフトモード７リ
ツプフロツプ、１０はアンドゲート、１１はシフトレジ
スタ、′１４はトレーサ読出制御回路、１５は立下り微
分回路、１６は立上り／立下シ微分回路、１７はオアゲ
ートである。なお、１０５ 、１０６ 、１１２ 、１
１９は信号線を示す。
そして、トレース用ＲＡＭ １とレジスタ２およびトレ
ースモードレジスタ１２ならびにトレーサ書込制御回路
１３は情報処理装置のハードウェアの情報をＲＡＭＫ予
め設定された条件にしたがって書込む手段を構成し、ま
た、トレースモードレジスタ１２とトレーサ書込制御回
路１３は予め決められた条件が発生すると書込みを停止
する手段を構成し、トレーサ書込制御回路１３と信号線
１１６は停止したことをトレーサデータ読出し手段に通
知する手段を構成している。
ースモードレジスタ１２ならびにトレーサ書込制御回路
１３は情報処理装置のハードウェアの情報をＲＡＭＫ予
め設定された条件にしたがって書込む手段を構成し、ま
た、トレースモードレジスタ１２とトレーサ書込制御回
路１３は予め決められた条件が発生すると書込みを停止
する手段を構成し、トレーサ書込制御回路１３と信号線
１１６は停止したことをトレーサデータ読出し手段に通
知する手段を構成している。
トレーサ続出制御回路１４とオアゲート１７および信号
線１０５ならびに信号線１１９はトレーサデータ読出し
手段からの読出し指示によυ停止したときのＲＡＭアド
レスで指示されるトレースデータをシフトレジスタ５に
設定する手段を゛構成し、また、アドレスレジスタ３と
アドレス更新用アダー４はシフトレジスタ５の設定時に
ＲＡＭアドレスを更新する手段を構成している。シフト
レジスタ５とアンドゲート１０およびシフトレジスタ１
１ならびに信号線１０６とパス１０８はトレーサデータ
読出し手段からのシフトクロックによシフトレジスタ５
の内容をそのトレーサデータ読出し手段にシフトアウト
する手段を構成している。また、カウンタ８と立上υ／
立下シ微分回路１６は１ワードのトレースデータ分のシ
フトクロックが出されたときに読出し指示を送出する手
段を構成し、カウンタ８とトレーサシフトモードフリッ
プフロッグ９および立下シ微分回路１５はトレーサの全
ワードの続出し後にトレーサへの書込みを再開する手段
を構成している。
線１０５ならびに信号線１１９はトレーサデータ読出し
手段からの読出し指示によυ停止したときのＲＡＭアド
レスで指示されるトレースデータをシフトレジスタ５に
設定する手段を゛構成し、また、アドレスレジスタ３と
アドレス更新用アダー４はシフトレジスタ５の設定時に
ＲＡＭアドレスを更新する手段を構成している。シフト
レジスタ５とアンドゲート１０およびシフトレジスタ１
１ならびに信号線１０６とパス１０８はトレーサデータ
読出し手段からのシフトクロックによシフトレジスタ５
の内容をそのトレーサデータ読出し手段にシフトアウト
する手段を構成している。また、カウンタ８と立上υ／
立下シ微分回路１６は１ワードのトレースデータ分のシ
フトクロックが出されたときに読出し指示を送出する手
段を構成し、カウンタ８とトレーサシフトモードフリッ
プフロッグ９および立下シ微分回路１５はトレーサの全
ワードの続出し後にトレーサへの書込みを再開する手段
を構成している。
つぎにこの第１図および第２図に示す実施例の動作を説
明する。
明する。
まず、サービスプロセッサからトレースモードレジスタ
１２にトレースモードを予め初期設定時にセットしてお
く。そして、このトレースモードレジスタ１２によシ指
示されるデータを、例えば、Ｃ８Ｉアドレスを毎タロツ
クトレースするモードの場合には、セレクタ２でＣ８Ｉ
アドレスをセレクトし、信号線１０７全通し省込み制御
回路１３からの出力指示で毎クロックＲＡＭ １に書込
む。ここで、停止条件、例えばエラー発生によって停止
条件が整うと信号線１１４を通る信号が有効となシ、書
込み制御回路１３では書込みを停止する。そして、この
停止したことは第２図に示すトレーサデータ読出し手段
に信号線１１６を通る信号によυ通知し、胱出し制御回
路１４からの信号線１１９を通る読出し指示信号によシ
、トレーサシフトモードフリップ７０ツブ９をセットし
、クロック信号とアンドゲート１０でアンドして、シフ
トクロック信号を信号線１０６を通じてトレーサ部に送
る。
１２にトレースモードを予め初期設定時にセットしてお
く。そして、このトレースモードレジスタ１２によシ指
示されるデータを、例えば、Ｃ８Ｉアドレスを毎タロツ
クトレースするモードの場合には、セレクタ２でＣ８Ｉ
アドレスをセレクトし、信号線１０７全通し省込み制御
回路１３からの出力指示で毎クロックＲＡＭ １に書込
む。ここで、停止条件、例えばエラー発生によって停止
条件が整うと信号線１１４を通る信号が有効となシ、書
込み制御回路１３では書込みを停止する。そして、この
停止したことは第２図に示すトレーサデータ読出し手段
に信号線１１６を通る信号によυ通知し、胱出し制御回
路１４からの信号線１１９を通る読出し指示信号によシ
、トレーサシフトモードフリップ７０ツブ９をセットし
、クロック信号とアンドゲート１０でアンドして、シフ
トクロック信号を信号線１０６を通じてトレーサ部に送
る。
つぎに、信号線１１９を通る読出し指示信号がオアゲー
ト１７を通じて信号線１０５経由で送られてくると、シ
フトレジスタ５にＲＡＭ １のデータをセットする。こ
れと同時にアドレスレジスタ３の内容がアドレス更新用
アダー４によ、９＋１される。
ト１７を通じて信号線１０５経由で送られてくると、シ
フトレジスタ５にＲＡＭ １のデータをセットする。こ
れと同時にアドレスレジスタ３の内容がアドレス更新用
アダー４によ、９＋１される。
そして、シフトクロック信号は信号線１０６を通じてそ
の後連続的に出力され、シフトレジスタ５からシフトレ
ジスタ１１にパス１０８を通じて読出される。そして、
１ワ一ド分のデータ１６ビツトが出力されると、カウン
タ８の途中の出力を立上り／立下υ微分回路１６で微分
をとってアドレスレジスタ３を＋１するとともにシフト
レジスタ５にＲＡＭ １の出力をセットする。
の後連続的に出力され、シフトレジスタ５からシフトレ
ジスタ１１にパス１０８を通じて読出される。そして、
１ワ一ド分のデータ１６ビツトが出力されると、カウン
タ８の途中の出力を立上り／立下υ微分回路１６で微分
をとってアドレスレジスタ３を＋１するとともにシフト
レジスタ５にＲＡＭ １の出力をセットする。
カウンタ８ではシフトクロックの数をカウントして、ト
レーサの全データがシフトレジスタ１１に読出されたな
らば、トレーサシフトモードフリップフロップ９をリセ
ットすることによりトレーサのシフトアウトを停止し、
トレーサシフトモードフリップフロップ９の立下シ微分
回路１５によりパルスが信号線１１７に出力されて、ト
レーサ書込み制御回路１３に書込み開始を指示する。
レーサの全データがシフトレジスタ１１に読出されたな
らば、トレーサシフトモードフリップフロップ９をリセ
ットすることによりトレーサのシフトアウトを停止し、
トレーサシフトモードフリップフロップ９の立下シ微分
回路１５によりパルスが信号線１１７に出力されて、ト
レーサ書込み制御回路１３に書込み開始を指示する。
そして、トレーサデータ読出し手段では、シフトアウト
されたデータを編集して、ディスクに格納シておき、サ
ービスプロセッサからの読出し指示に備える。
されたデータを編集して、ディスクに格納シておき、サ
ービスプロセッサからの読出し指示に備える。
なお、この実施例では、ｌワード毎の読出し指示を出す
ときに１ビツトのダミーデータがシフトレジスタ１１に
読込まれることになるが、このダミービットは編集時に
取除かれることになる。
ときに１ビツトのダミーデータがシフトレジスタ１１に
読込まれることになるが、このダミービットは編集時に
取除かれることになる。
以上説明したように、本発明は、シフトパスによりトレ
ーサデータを読取る手段と１ワードごとにトレーサデー
タをシフトレジスタに設定して、連続してトレーサデー
タを読出す手段を有することにより、トレーサデータの
読出しをシフトパス１本を使って、なおかつ高速に読出
せる効果がある。
ーサデータを読取る手段と１ワードごとにトレーサデー
タをシフトレジスタに設定して、連続してトレーサデー
タを読出す手段を有することにより、トレーサデータの
読出しをシフトパス１本を使って、なおかつ高速に読出
せる効果がある。
第１図は本発明の実施例のトレーサ部のブロック図、第
２図は本発明の実施例のトレーサデータ読出し手段のブ
ロック図である。 １・・争・） ｖ −ス用ＲＡＭ、 ２・φ・・セレク
タ、３・・・・アドレスレジスタ、４１１１１・・アド
レス更新用アダー、５・・・・シフトレジスタ、８・・
１１ｅカウンタ、９・φ・・トレーサシフトモード７リ
ツプフロツプ、１０・・・・アンドゲート、１１・・−
・シフトレジスタ、１２・・・・トレースモードレジス
タ、１３・・・・トレーサ書込み制御回路、１４・・会
・トレーサ読出し制御回路、１５・・・・立下シ微分回
路、１６・・・・立上シ／立下シ微分回路、１７・・・
・オアゲート。
２図は本発明の実施例のトレーサデータ読出し手段のブ
ロック図である。 １・・争・） ｖ −ス用ＲＡＭ、 ２・φ・・セレク
タ、３・・・・アドレスレジスタ、４１１１１・・アド
レス更新用アダー、５・・・・シフトレジスタ、８・・
１１ｅカウンタ、９・φ・・トレーサシフトモード７リ
ツプフロツプ、１０・・・・アンドゲート、１１・・−
・シフトレジスタ、１２・・・・トレースモードレジス
タ、１３・・・・トレーサ書込み制御回路、１４・・会
・トレーサ読出し制御回路、１５・・・・立下シ微分回
路、１６・・・・立上シ／立下シ微分回路、１７・・・
・オアゲート。
Claims (1)
- 情報処理装置のハードウェアの情報をＲＡＭに予め設定
された条件にしたがつて書込む手段を有するトレーサに
おいて、予め決められた条件が発生すると書込みを停止
する手段と、停止したことをトレーサデータ読出し手段
に通知する手段と、トレーサからの読出しデータを保持
するシフトレジスタと、前記トレーサデータ読出し手段
からの読出し指示により停止したときのＲＡＭアドレス
で指示されるトレースデータを前記シフトレジスタに設
定する手段と、前記シフトレジスタの設定時に前記ＲＡ
Ｍアドレスを更新する手段と、前記トレーサデータ読出
し手段からのシフトクロックにより前記シフトレジスタ
の内容を該トレーサデータ読出し手段にシフトアウトす
る手段と、１ワードのトレースデータ分のシフトクロッ
クが出されたときに読出し指示を送出する手段と、トレ
ーサの全ワードの読出し後にトレーサへの書込みを再開
する手段とを備えてなることを特徴とするトレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030993A JPH07101392B2 (ja) | 1988-02-15 | 1988-02-15 | トレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030993A JPH07101392B2 (ja) | 1988-02-15 | 1988-02-15 | トレーサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01206441A true JPH01206441A (ja) | 1989-08-18 |
| JPH07101392B2 JPH07101392B2 (ja) | 1995-11-01 |
Family
ID=12319128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63030993A Expired - Lifetime JPH07101392B2 (ja) | 1988-02-15 | 1988-02-15 | トレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101392B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04135248A (ja) * | 1990-09-27 | 1992-05-08 | Fujitsu Ltd | トレーサ |
| JPH04140848A (ja) * | 1990-10-01 | 1992-05-14 | Fujitsu Ltd | トレーサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58181154A (ja) * | 1982-04-16 | 1983-10-22 | Nec Corp | マイクロプログラムトレ−ス装置 |
| JPS6158053A (ja) * | 1984-08-29 | 1986-03-25 | Nec Corp | トレ−サ内蔵集積化論理回路 |
-
1988
- 1988-02-15 JP JP63030993A patent/JPH07101392B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58181154A (ja) * | 1982-04-16 | 1983-10-22 | Nec Corp | マイクロプログラムトレ−ス装置 |
| JPS6158053A (ja) * | 1984-08-29 | 1986-03-25 | Nec Corp | トレ−サ内蔵集積化論理回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04135248A (ja) * | 1990-09-27 | 1992-05-08 | Fujitsu Ltd | トレーサ |
| JPH04140848A (ja) * | 1990-10-01 | 1992-05-14 | Fujitsu Ltd | トレーサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101392B2 (ja) | 1995-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1217602B1 (en) | Updating image frames in a display device comprising a frame buffer | |
| JPS5990133A (ja) | 直接メモリアクセスデ−タ転送装置 | |
| JPS6057457A (ja) | Ｄｍａ装置 | |
| JPH0421053A (ja) | 非同期データ伝送装置 | |
| US4706213A (en) | Graphic memory system for interarea transfer of X-Y coordinate data | |
| JPH01206441A (ja) | トレーサ | |
| JP2665836B2 (ja) | 液晶表示制御装置 | |
| JPS59116785A (ja) | 文字・図形情報入力表示方式 | |
| JP2917659B2 (ja) | 情報処理装置 | |
| JPH01150945A (ja) | トレーサ | |
| JPS617877A (ja) | Ｃｒｔ用キヤラクタパタ−ン拡張装置 | |
| JPS6213690B2 (ja) | ||
| JP2581144B2 (ja) | バス制御装置 | |
| KR950001589B1 (ko) | 화면 데이타 콘트롤시 좌표(x,y)의 자동 증가 콘트롤 로직회로 | |
| JPS6026394A (ja) | 表示制御方法 | |
| JPH0290795A (ja) | 時分割スイッチ制御装置 | |
| JPS62235687A (ja) | 画像デ−タのスクロ−ル表示方式 | |
| JPS6379145A (ja) | トレ−ス制御方式 | |
| JPH0195063A (ja) | 出力データ回転方式 | |
| JPH10326155A (ja) | タイムスロット生成装置及びその動作確認方法 | |
| JPH01259441A (ja) | バスインタフエース装置 | |
| JPS60258586A (ja) | パタ−ン表示方式 | |
| JPH03196344A (ja) | メモリ装置 | |
| JPH04298787A (ja) | ディスプレイ制御回路 | |
| JPS61241859A (ja) | デ−タ転送装置 |