JPH01205362A - バス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は共通バスに複数のバスマスタ及Ｕこれらバスマ
スタに共有の資源が接続された電子回路におけるバス制
御装置に関する。

仲）従来の技術 最近の電子回路では、主動作制御用のＣＰＵ以外九個別
の動作制御用のＣＰＵや各種コントローラが共通バスを
持ち、この共通バスに対して夫々のＣＰＵやコントロー
ラがパスミスタとして動作するように構成される場合が
多い。このような構成では、あるバスマスタによる共通
バスへのアクセスが他のバスマスタのアクセスと衝突し
ないように、バスへのアクセスの管理、調停が行なわれ
る。（例えば、特公昭６１−２８１４６号公報に見られ
る。） （ハ）発明が解決しようとする課題 こうしたアクセスの調停は、上述の如き共通バスに、複
数のバスマスタに共有のメモリ等の共有資源が接続され
ている場合にも必要である。即ち、複数のバスマスタが
共有資源へのアクセス権を重複して獲得しないようにす
る必要がある。

そこで、本発明の目的は斯る必要性に鑑み、共通資源に
対するアクセス権の重複を防止することにある。

に）課題を解決するだめの手段 本発明は共通バスと、この共通バスに接続された複数の
バスマスタと、上記共通バスに接続され上記複数のバス
マスタに共有される共有資源とを有する電子回路におけ
る上記共通バスの使用権を制御するバス制御ｐ１であっ
て、上記共有資源に対するアクセスの可否を表わすアク
セス権情報を記憶する記憶領域と、上記記憶領域を示す
アドレス信号が上記バスマスタのいずれか１つから出力
されたこと及び上記記憶領域から読み出されたアクセス
権情報が上記共有資源のアクセス可能を示す情報である
ことに応答して上記アドレス信号を出力した出力バスマ
スタ以外による上記共通バスの使用を禁止すると共に、
上記記憶領域を示すアドレス信号及び上記共有資源のア
クセス不可能を示す情報が上記出力バスマスタから出力
されたことに応答して上記出力バスマスタ以外による上
記共通バスの使用禁止を解放するバスアービタ回路とを
備えたことを特徴とする。

Ｑ灼作　用 大発明によれば、あるバスマスタが共有メモリのアクセ
ス可能を示すアクセス権情報を記憶領域から読み出し、
その後、斯るバスマスタが共有メモリのアクセス不可能
を示すアクセス権情報を記憶領域に書き込むまで、他の
バスマスタによる共通バスの使用を禁止する。

（へ）実施例 第１図は本発明の一実施例を示すブロック図である。（
１１は共通バス、（２１）〜（２０）は共通バス（１）
に接続された第１〜Ｗ＜　ｎバスマスタで、夫々がＣＰ
Ｕやコントローラ等から構成されている。１３）は共通
バスは）に接続された共有資源としての共有メモリであ
り、第１〜第ロバスマスタ（２１）〜（２ｎ）にてアク
セスされる。（，１）は共有メモ１月３）に対するアク
セス権に関するアクセス権情報を記憶するメモリからな
るセマフォ領域である。

斯るアクセス権情報は、いずれのバスマスタ（２１）〜
（２ｎ）も共有メモリ１３）を専有していないことを示
す非専有情報及びいずれかのバスマスタ（２１）〜（２
ｎ）が共有メモリ（３）を専有していることを示す専有
情報から成る。なお、セマフォ領域（４）は本実施例に
おいて個別の構成要素とされているが、共有メモリ（３
）の任意の領域に設けても良い。（５）は本発明の特徴
とするところの第１〜第ｔ１　ハＸ−ｒスタ（２１）〜
（２ｎ）からの共有メモリ（３）へのアクセスを調停す
るパスアービタ回路、（６）は共有メモリ１３）から読
み出されたデータの伝送路となるイメージバス、（７）
はイメージバス（６）に接続されたプリンタである。

第２図はパスアービタ回路（５）を詳細に示すブロック
図である。（１０）は第１〜第ｎバスマスタ（２１）〜
（２ｎ）から出力される共通バス（１）の使用要求信号
（ＢＵＳＲＢＱｌ　〜ＢＵＳＲＥＱｎ　）をラッチする
ラッチ回路、（１１１はラッチ回路（１０１のラッチタ
イミング信号を形成するアンドゲートであり、クロック
信号（ＣＬＯＣＫ）及び後述のバスロッして、ラッチ回
ｖ！ｒｎｏ＋はアントゲ−）（ｉｌｌから出力される信
号の立ち上がシでＢＵＳＲＥＱＩ〜ＢＵ８ＲＥ　Ｑ　ｎ
信　のラッチ動作を行なう。圓はエンコーダ及びデコー
ダから成）、ラッチ回路０■から出力されるＢＵＳＲＥ
Ｑｌ　〜ＢＵＳＲＥＱｎ信号の１つに対応するアクセス
許可信号（ＢＵＳＡＣＫｌ　〜ＢＵ８ＡＣＫｎ）を第１
〜第ｎパスマスタ（２１）〜（２ｎ）による共通バス（
１）へのアクセスが終了するまで出力するアーとりであ
シ、アービタ（１ｚはＢＵＳＲＥＱＩ　〜ＢＵＳＲＥＱ
ｒ！信号の複数がラッチ回路（１０１を介して与えられ
た場合にあっても、Ｂ　Ｕ　Ｓ　Ａ　ＣＫ　１〜Ｂ　Ｕ
　Ｓ　Ａ　ＣＫ　ｎ信号の中の複数を同時に出力するこ
とはなく、常にＢＵＳＡＣＫＩ　〜ＢＵＳＡＣＫｎ信号
の１つのみを出力する。更に、７−ビタ１ＺＵＢＵｓＡ
ｃＫ１〜ＢＵＳ　Ａ　ＣＫ　ｎ信号の１つを出力してい
る時ハイレベルのバスビジー信号（ＢＵＳＢＵＳＹ）を
出力する。Ｕは第１〜第ｎバスマスタ（２１）〜（２ｎ
）のいずれかから共通バス（１）に出力されたアドレス
をデコードし、セマフォ領域（４）に対するアドレスを
検出するとハイレベルのセマフォアクセス信号（ＳＡＣ
Ｃ）ｔｌ−出力する第１デコーダ、Ｉは第１〜第ｎバス
マスタ（２１）〜（２ｎ）から出力されるメモリリード
信号（ＭＲＤ）に応答してセマフォ領域（４）から共通
バス（１）に読み出されたアクセス権情報をデコードし
、非専有情報を検出するとハイレベルの信号（Ｄｒ　）
を出力する第２デコーダ、１５１は第１〜第ｎバスマス
タ（２１）〜（２ｎ）から出力されるメモリライト信号
（ＭＷＲ）によシセマフオ領域（４）に書き込もうとし
て共通バス（１）に出力されたアクセス権情報をデコー
ドし、専有情報を検出するとハイレベルの信号（ＤＷ）
を出力する第３デコーダ、（１６）はＢＵＳＨＵＳＹ信
号、ＳＡＣＣ信号、ＭＲＤ信号及びＤｒ倍信号入力する
アンドゲート、α力はＢＵＳＢＵＳＹ信号、ＳＡＣＣ信
号、ＭＷＲ信号及びＤｗ倍信号入力するナントゲート、
鰺はＤフリップフロッグであυ、アンドゲートα印の出
力がＣＫ端子に、またナントゲートＣ１７１の出力がＲ
ＥＳＥＴ端子に与えられており、Ｑ出力が上述のＢＵ８
ＬＯＣＫ信号となる。

第３図は斯る構成にて行なわれる共有メモリ１３）のア
クセス動作を示す動作フロー図である。

今、第ｎバスマスタ（２ｎ）が共有メモリｆ３）へのア
クセス権を獲得しようとする場合、第ｎバスマスタ（２
ｎ）はセマフォ領＊　（４１に記憶されているアクセス
権情報を読み出しくＳｌ）、このアクセス権情報を内部
に取シ込んで非専有情報であるか専有情報であるかの判
断を行なう（Ｓ２）。斯る判断によシ、専有情報と判断
された場合、既に他のバスマスタが共有メモ１月３）を
アクセスしているものとして（Ｓ３）、アクセス動作は
終了する。

逆に、非専有情報と判断された場合、第ｎバスマスタ（
２ｎ）は当該第ｎバスマスタ自身が共有メモリ（３）を
専有することを示すべく、セマフォ領域（４）に専有情
報を書き込む（Ｓ４）。これによυ、第ｎバスマスタ（
２ｎ）による共有メモ１月３）へのアクセス槽が確立す
る。

以後、第ｎバスマスタ（２ｎ）は共有メモリｆ３１に対
するアクセス（例えば、共有メモ１月３１に記憶されて
いるデータを読み出してイメージ・くス（６）を通して
プリンタ（７１に出力する動作）を行なう（Ｓ５）。そ
して、斯るアクセスが終了すると、第ｎバスマスタ（２
ｎ）は共有メモリ（３）の専有状態を開放すべく、セマ
フォ領域（４）に非専有情報を書き込み（Ｓ６）、第ｎ
バスマスタ（２ｎ）による共有メモリ１３）へのアクセ
スは終了する。

本発明は、斯る共有メモリ（３）のアクセス動作におい
て、Ｓ１ステツプにおけるセマフォ領域（４）内のアク
セス権情報の読み出し時から３２ステツプを経てＳ４ス
テツプにおけるセマフォ領域（４）内へのアクセス権情
報の書き込みが終了するまでの間、共有メモ１月３）を
アクセスしようとするバスマスタ以外のバスマスタによ
る共通バス（１１の使用を禁止するバスアービタ回路（
５）を設けた点を特徴としてオシ、以下、バスアービタ
回路（５）の動作について説明する。

まず、共有メモ１月３）のアクセス動作に先立つ初期状
態として、セマフォ領域（４）には非専有情報が記憶さ
れ、またＤフリップフロップ（ｌ沁はリセットされ、Ｑ
出力、即ちＢＵＳＬＯＣＫ信号が）−イレベルとなって
いる。

この状態で　’Ｗｒ、　（１バスマスタ（２ｎ）が共通
バス＋１１の使用を要求すべくＢＵＳＲＥＱｎ信号を出
力すると、今アントゲ−）＋＋１］に与えられているＢ
（ＪＳＬＯＣＫ信号がハイレベルであるため、ＢＵ　Ｓ
　ＲＢ　Ｑ、　ｎ信号はＣＬＯＣＫ信号の立ち上がりに
応答してラッチ回路００）にラッチされる。これにｊｊ
ｊ、７−ヒ１２１はＢ　Ｕ　Ｓ　ＲＥ　Ｑ　ｎ信号に対
応するＢＵＳＡＣＫｎ信号を、第ｎバスマスタ（２ｎ）
以外からのＢ　Ｕ　Ｓ　ＲＥ　Ｑ信号が印加されるまで
ハイレベルとし、更にＢ　Ｕ　Ｓ　Ｂ　Ｕ　８　Ｙ信号
をノ＼イレベルとする。

こうして、第ｎバスマスタ（２ｎ）は共通バス（１）の
使用権を得ると、Ｍ　ＲＤ　＠号及びセマフォ領域（４
）のアドレスを共通バス（１）に出力する。斯るアドレ
スにより、セマフォ領域（４）に記憶されているアクセ
ス権情報（今の場合、非専有情報）が読み出される。

ここで、第１デコーダ（Ｉ３１及び第２デコーダα沿は
、夫々共通バス（１）上におけるセマフォ領域（４）の
アドレス及び非専有情報を検出することによシ、夫々の
５ＡＣＣ信号及びＤｒ倍信号ノーイレベルとする。

これによシ、アンドゲートａ６）の出力はノーイレペル
となり、その結果、Ｄフリップ７０ツブ珀のＱ出力であ
るＢＵ８ＬＯＣＫ信号がローレベルに変化する。従って
、ラッチ回路（１ｏｌはラッチ動作を行なえないため、
共通バスはｊの使用権は第ｎバスマスタ（２ｎ）に固定
され、第ｎバスマスタ（２ｎ）以外のバスマスタによる
共通バス（１）の使用は禁止されたこととなる。

この状態で、第ｎバスマスタ（２ｎ）は第３図の８２ス
テツプに示すようにセマフォ領域（４）から読み出した
アクセス権情報を判断し、共有メモリ（３）の使用が可
能か否かを認識し、斯るアクセス権情報が非専有情報と
なっていることから、第ｎバスマスタ（２ｎ）はＳ４ス
テツプの如くセマフォ領＠（４）に専有情報を書き込み
にいく。

この時、共通バス（１１の使用権は第ｎバスマスタ（２
ｎ）に固定されたままである。そして、第ｎバスマスタ
（２ｎ）がＭＷＲ信号、セマフォ領域（４）のアドレス
及び専有情報を共通バスに出力すると、第１デコーダ（
１３１及び第３デコーダ（１５１は夫々の８ＡＣＣ信号
及びｌ）ｗ信号をハイレベルとする。

これによシ、ナントゲート（１ηの出力はローレベルと
なシ、その結果、Ｄフリップ７０ツブ酩はリセットされ
てそのＱ出力であるＢＵＳＬＯＣＫ信号ハハイレペルと
なり、　第ｎバスマスタ（２ｎ）による共通バスｉ）の
使用権は解除される。

以上のように、バスアービタ回路（５）は第３図の８１
ステツプにおけるセマフォ領域（４）内のアクセス権情
報の読み出し時から、Ｓ２ステツプにおけるアクセス権
情報の判断動作を経て、Ｓ４ステツプにおけるセマフォ
領域（４）へのアクセス権情報の書き込みが終了するま
での間、ある特定のバスマスタ（上述の例では、第ｎバ
スマスタ（２ｎ））のみに共通バスは）の使用権を与え
、その他のバスマスタによる共通バス１１）の使用を禁
止するので、共通メモ１月３）へのアクセス権は、常に
１つの、＜スマスタのみが獲得することになる。

本実施例、は、１つの共有メモ１月３）のみを有するも
のであるが、複数の共有メモリを共通バス（１）に接続
しても良い。この場合、各共有メモリに対応してセマフ
ォ領域及びアクセス権情報が設定される。

（ト）発明の効果 本発明によれば、あるバスマスタが共有資源のアクセス
権を獲得しようとしている期間、他のバスマスタによる
共通バスの使用を禁止するので、被数のバスマスタが重
複して共有メモリ等の共有資源のアクセス権を獲得する
ことを、確実に防止することができる。

【図面の簡単な説明】

第１図乃至第５図は本発明の一実施例を示し、第１図は
ブロック図、第２図はその要部の詳細ブロック図、第６
図は動作フロー図である。 ｉｌｌ・・・共通バス、　　（２１）〜（２ｎ）・・・
第１〜第ｎパスマスタ、（３）・・・共有メモリ、（４
）・・・セマフォ領域、　（訃・・バスアービタ回路。

Claims (1)

【特許請求の範囲】
1. （１）共通バスと、この共通バスに接続された複数のバ
   スマスタと、上記共通バスに接続され上記複数のバスマ
   スタに共有される共有資源とを有する電子回路における
   上記共通バスの使用権を制御するバス制御装置であって
   、上記共有資源に対するアクセスの可否を表わすアクセ
   ス権情報を記憶する記憶領域と、上記記憶領域を示すア
   ドレス信号が上記バスマスタのいずれか１つから出力さ
   れたこと及び上記記憶領域から読み出されたアクセス権
   情報が上記共有資源のアクセス可能を示す情報であるこ
   とに応答して上記アドレス信号を出力した出力バスマス
   タ以外による上記共通バスの使用を禁止すると共に、上
   記記憶領域を示すアドレス信号及び上記共有資源のアク
   セス不可能を示す情報が上記出力バスマスタから出力さ
   れたことに応答して上記出力バスマスタ以外による上記
   共通バスの使用禁止を解放するバスアービタ回路とを備
   えたことを特徴とするバス制御装置。