JPS6086657A - 入出力装置の占有制御装置 - Google Patents
入出力装置の占有制御装置Info
- Publication number
- JPS6086657A JPS6086657A JP19416083A JP19416083A JPS6086657A JP S6086657 A JPS6086657 A JP S6086657A JP 19416083 A JP19416083 A JP 19416083A JP 19416083 A JP19416083 A JP 19416083A JP S6086657 A JPS6086657 A JP S6086657A
- Authority
- JP
- Japan
- Prior art keywords
- pointer
- processor
- occupancy
- input
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数のプロセッサーが共用できる入出力装置
を備えたシステムにおいて入出力装置の占有を管理する
占有制御共＠、ＶＣ関する。
を備えたシステムにおいて入出力装置の占有を管理する
占有制御共＠、ＶＣ関する。
第１図は、複数のプロセッサー１〜３が複数の入出力装
置４．５’ｔ、共用するシステムを示す。このようなシ
ステムでは、入出力装置を占有制御する必要がある６例
えば、入出力装＠４がプリンタ−だとし、プロセッサー
１が入出力装置４に文章を印字している最中にプロセッ
サー２が入出力装置４に印字要求した場合には２つの文
章が混在することになる。この場合、１つのプロセッサ
ーが１つの入出力装置を使用中に、他のプロセッサーか
らこの入出力装置の使用′ｆ：禁止する必要がある。
置４．５’ｔ、共用するシステムを示す。このようなシ
ステムでは、入出力装置を占有制御する必要がある６例
えば、入出力装＠４がプリンタ−だとし、プロセッサー
１が入出力装置４に文章を印字している最中にプロセッ
サー２が入出力装置４に印字要求した場合には２つの文
章が混在することになる。この場合、１つのプロセッサ
ーが１つの入出力装置を使用中に、他のプロセッサーか
らこの入出力装置の使用′ｆ：禁止する必要がある。
このような管理を占有制御と言う。
一般的な占有制御方式にリザーブフリ一方式がある。こ
の方式は５第２図に示すように、入出力装置１つに１つ
のテーブルを設け、入出力装置を使用するプロセッサー
はＵフラグを”１゛にするとともにプロセッサ一番号を
登録し、その後入出力装置の使用を終了したプロセッサ
ーはＵフラグを°０″にもどすとともにプロセッサ一番
号を登録抹消する。Ｕフラグが１″の時には、１つのプ
ロセッサーがこの入出力装置を使用中であり、他のプロ
セッサーはこの入出力装置の使用を禁止される。入出力
装置を使用しようとするプロセッサーは、必ずテーブル
を見に行き、もし、Ｕ７ラグが“１”ならば°０“にな
るまで待ち、その後。
の方式は５第２図に示すように、入出力装置１つに１つ
のテーブルを設け、入出力装置を使用するプロセッサー
はＵフラグを”１゛にするとともにプロセッサ一番号を
登録し、その後入出力装置の使用を終了したプロセッサ
ーはＵフラグを°０″にもどすとともにプロセッサ一番
号を登録抹消する。Ｕフラグが１″の時には、１つのプ
ロセッサーがこの入出力装置を使用中であり、他のプロ
セッサーはこの入出力装置の使用を禁止される。入出力
装置を使用しようとするプロセッサーは、必ずテーブル
を見に行き、もし、Ｕ７ラグが“１”ならば°０“にな
るまで待ち、その後。
Ｕフラグが°０”になったら自分が使用するむねテーブ
ルに登録して使用を開始する。この場合、待ち状態のプ
ロセッサーは、テーブルを周期的にスキャンすることに
より、Ｕフラグが０”になったかどうかチェックする必
要があり、このスキャン処理の分だけプロセッサーの負
荷が増加することになる。
ルに登録して使用を開始する。この場合、待ち状態のプ
ロセッサーは、テーブルを周期的にスキャンすることに
より、Ｕフラグが０”になったかどうかチェックする必
要があり、このスキャン処理の分だけプロセッサーの負
荷が増加することになる。
また、リザーブフリ一方式では・２重登録を防ぐために
何らかの仕掛が必要である。第３図は、２重登録が起き
る原因を示したものである。最初にプロセッサー１が、
つづいてプロセッサ−２が・同一の入出力装置を使用し
ようとしたとする。まず、プロセッサー１がテーブルを
リードする。この時、テーブル内容は゛［−であり、Ｕ
フラグは°Ｏ”である。つづいて、プロセッサー２がテ
ーブル全リードする。この時もデープル内容はをライト
して、入出力装置の使用を開始する。プロセッサー２が
テーブルをリードした時に、Ｕフラグは０”だったため
に、プロセッサー２もテーブルに−ＩＩ］−？ライトし
て入出力装置の使用を開始する。従って、プロセッサー
１．２によるテーブルの２重登録が起き、同一の入出力
装置をプロセッサー１．２で同時使用してしまう。２重
登録を防ぐ仕掛の一つにインヒピット信号方式がある。
何らかの仕掛が必要である。第３図は、２重登録が起き
る原因を示したものである。最初にプロセッサー１が、
つづいてプロセッサ−２が・同一の入出力装置を使用し
ようとしたとする。まず、プロセッサー１がテーブルを
リードする。この時、テーブル内容は゛［−であり、Ｕ
フラグは°Ｏ”である。つづいて、プロセッサー２がテ
ーブル全リードする。この時もデープル内容はをライト
して、入出力装置の使用を開始する。プロセッサー２が
テーブルをリードした時に、Ｕフラグは０”だったため
に、プロセッサー２もテーブルに−ＩＩ］−？ライトし
て入出力装置の使用を開始する。従って、プロセッサー
１．２によるテーブルの２重登録が起き、同一の入出力
装置をプロセッサー１．２で同時使用してしまう。２重
登録を防ぐ仕掛の一つにインヒピット信号方式がある。
第４図は、インヒビット信号方式を示したものであり・
インヒビット信号線１６は全てのプロセッサー１０〜１
２に接続されており、テーブルはメモリ１３内に設定さ
れている。プロセッサー１０が第３図に示したリード、
ライト処理を行なう時には・リードを開始する時からラ
イトを終了するまでの期間インヒビット信号を”１゛に
する。他のプロセッサー１１〜１２は、インヒビット信
号が”１″の期間メモリ１３内のメモリをリード、ライ
トすることを禁止される。プロセッサー１１〜１２がリ
ード、ライト処理を行う時にも同様にインヒピット信号
を′１”にする。このように、インヒビット信号線１６
を設けることによって２重登録を防ぐことができる。２
重登録を防ぐ仕掛はインヒビット信号方式の他に数多く
ある。しかし、リザーブフリ一方式においては、２重登
録を防ぐための何らかの仕掛が必要であり、この仕掛の
分だけシステムのバードウェア量が増加することになる
。
インヒビット信号線１６は全てのプロセッサー１０〜１
２に接続されており、テーブルはメモリ１３内に設定さ
れている。プロセッサー１０が第３図に示したリード、
ライト処理を行なう時には・リードを開始する時からラ
イトを終了するまでの期間インヒビット信号を”１゛に
する。他のプロセッサー１１〜１２は、インヒビット信
号が”１″の期間メモリ１３内のメモリをリード、ライ
トすることを禁止される。プロセッサー１１〜１２がリ
ード、ライト処理を行う時にも同様にインヒピット信号
を′１”にする。このように、インヒビット信号線１６
を設けることによって２重登録を防ぐことができる。２
重登録を防ぐ仕掛はインヒビット信号方式の他に数多く
ある。しかし、リザーブフリ一方式においては、２重登
録を防ぐための何らかの仕掛が必要であり、この仕掛の
分だけシステムのバードウェア量が増加することになる
。
また、リザーブフリ一方式では、入出力装置が空いてい
る時に・先着優先の原理に従って占有権利が得られるよ
うになっている。例えば、プロセッサー１０が入出力装
置１４ｆ、使用中にプロセッサー１１．１２が入出力装
置１４を使用しようとした場合、プロセッサー１１．１
２は待ち状態となりテーブルのスキャンを繰り返すこと
になる。
る時に・先着優先の原理に従って占有権利が得られるよ
うになっている。例えば、プロセッサー１０が入出力装
置１４ｆ、使用中にプロセッサー１１．１２が入出力装
置１４を使用しようとした場合、プロセッサー１１．１
２は待ち状態となりテーブルのスキャンを繰り返すこと
になる。
その後・プロセッサー１０が入出力装置１４の使用を終
了した時、プロセッサー１１．１２のうち最初にスキャ
ンしたプロセッサーが占有権利を得ることになる。この
場合、占有権利が得られるかどうかはスキャンしたタイ
ミングが早いか遅いがという偶然性に支配されることに
なる。常に、複数のプロセッサーが待状態にある場合に
は、特定のプロセンサーが永遠に占有権利を得られない
という事態も起こりつる。これを防ぐには、使用要求が
発生した順番に従って占有権利を与える占有待行列の管
理が、必要である。
了した時、プロセッサー１１．１２のうち最初にスキャ
ンしたプロセッサーが占有権利を得ることになる。この
場合、占有権利が得られるかどうかはスキャンしたタイ
ミングが早いか遅いがという偶然性に支配されることに
なる。常に、複数のプロセッサーが待状態にある場合に
は、特定のプロセンサーが永遠に占有権利を得られない
という事態も起こりつる。これを防ぐには、使用要求が
発生した順番に従って占有権利を与える占有待行列の管
理が、必要である。
本発明の目的は、待ち状態のプロセッサーがテーブルを
周ｊｔＱ的にスキャンする必要がなく、２重登録を防ぐ
仕掛が不要であり、しかも、占有待行列管理ができる占
有制御装置を提供するにある。
周ｊｔＱ的にスキャンする必要がなく、２重登録を防ぐ
仕掛が不要であり、しかも、占有待行列管理ができる占
有制御装置を提供するにある。
本発明は、メモリに占有待行列を登録することとし、２
つのポインタＡ、Ｂ？設け、占有待行列の先頭をポイン
タＡが示すこととし、占有待行列の最後尾をポインタＢ
が示すこととし、占有権利はポインタＡの示す占有待プ
ロセッサーに与え・占有要求の新たな登録はポインタＢ
の示すポイントに行ない、ポインタＡの内容を＋１イン
クリメントして占有権利の移動を行なうことにより・占
有待行列管理を実現し、占有権利の移動が行なわれた時
に、割込をかけることにより待ち状態のプロセッサーの
スキャンを不要とし、ポインタＢを＋１インクリメント
する時期を占有要求の登録直後とすることにより、２重
登録の防止を実現したものである。
つのポインタＡ、Ｂ？設け、占有待行列の先頭をポイン
タＡが示すこととし、占有待行列の最後尾をポインタＢ
が示すこととし、占有権利はポインタＡの示す占有待プ
ロセッサーに与え・占有要求の新たな登録はポインタＢ
の示すポイントに行ない、ポインタＡの内容を＋１イン
クリメントして占有権利の移動を行なうことにより・占
有待行列管理を実現し、占有権利の移動が行なわれた時
に、割込をかけることにより待ち状態のプロセッサーの
スキャンを不要とし、ポインタＢを＋１インクリメント
する時期を占有要求の登録直後とすることにより、２重
登録の防止を実現したものである。
以下、図面を用いて本発明の詳細な説明する。
まず俊初に第５図ないし第８図を用すて占有待行列管理
方式を説明する。
方式を説明する。
第５図は占有待行列管理テーブルを示したものである。
アドレス０〜７は入出力装置１の占有待行列管理テーブ
ルである・ポインタ人は占有待行列の先頭アドレスを示
し、ポインタＩ３は占有待行列の最後尾のアドレスを示
す。図ではプロセッサ−３が入出力装置１を使用中であ
り、プロセッサー１．２が待状態である。入出力装置２
〜１］の占有待管理テーブルも同じ構成となっている。
ルである・ポインタ人は占有待行列の先頭アドレスを示
し、ポインタＩ３は占有待行列の最後尾のアドレスを示
す。図ではプロセッサ−３が入出力装置１を使用中であ
り、プロセッサー１．２が待状態である。入出力装置２
〜１］の占有待管理テーブルも同じ構成となっている。
次に占有待行列の管理方法を説明する。第６図は、プロ
セッサー４が入出力装置Ｆ＃ ］の占イｊ曹求を登録し
、その後、スキャンを繰り返すフローを示したものであ
る。プロセッサー４は、ポインタＢをリードし、ポイン
タＢの示すアドレス６へ占有要求’ｌＩ［］ ”をライ
トし・ポインタＢの内容を＋１インクリメントすること
により、占有要求の登録を行なう。その後、プロセッサ
ー４は、ポインタＡｆ：リードし、ポインタＢの示すア
ドレス３をリードすることによりスキャンを行なう。ス
キャン結果は１ｆｆｉ″であるので、プロセッサー４は
待状態となり、その後１周期的にスキャンを繰り返す。
セッサー４が入出力装置Ｆ＃ ］の占イｊ曹求を登録し
、その後、スキャンを繰り返すフローを示したものであ
る。プロセッサー４は、ポインタＢをリードし、ポイン
タＢの示すアドレス６へ占有要求’ｌＩ［］ ”をライ
トし・ポインタＢの内容を＋１インクリメントすること
により、占有要求の登録を行なう。その後、プロセッサ
ー４は、ポインタＡｆ：リードし、ポインタＢの示すア
ドレス３をリードすることによりスキャンを行なう。ス
キャン結果は１ｆｆｉ″であるので、プロセッサー４は
待状態となり、その後１周期的にスキャンを繰り返す。
第７図は、プロセッサー３が入出力装置１の使用を終了
ｌ−占有要求を登録抹消するフローを示したものである
。プロセッサー３は、ポインタＡ？リードし、ポインタ
Ａの示すアドレス３へ答録抹消−［“をライトし、ポイ
ンタＡの内容を＋１インクリメントすることにより占有
要求を登録抹消する。
ｌ−占有要求を登録抹消するフローを示したものである
。プロセッサー３は、ポインタＡ？リードし、ポインタ
Ａの示すアドレス３へ答録抹消−［“をライトし、ポイ
ンタＡの内容を＋１インクリメントすることにより占有
要求を登録抹消する。
第８図は・プロセッサー１が入出力装置１の使用を開始
するフローを示したものである。プロセッサー１がスキ
ャンを行ない、スキャン結果が自分の占有要求”［［］
”であるので、入出力装置１の使用を開始する。
するフローを示したものである。プロセッサー１がスキ
ャンを行ない、スキャン結果が自分の占有要求”［［］
”であるので、入出力装置１の使用を開始する。
以上が占有待行列管理方式の説明である。
第９図は、本発明の一実施例を示したものである。占有
待行列管理テーブルはメモ１月１９内に設定する。占有
制御装置１１０は、メモＩＪ １１９ 。
待行列管理テーブルはメモ１月１９内に設定する。占有
制御装置１１０は、メモＩＪ １１９ 。
ポインタ１１５．ポインタ１１６、ポインタ１１５の内
容を＋１インクリメントするだめのインク１ノメンタ１
１３、ポインタ１１６の内容を→−１インクリメントす
るためのインクリメンタ１１４．制御回路１１１．制御
回路１１２、ゲート１１７および１１８から構成される
。制御回路１１１のアドレスＦｉＡ、制御回路Ｂのアド
レスはＢである。
容を＋１インクリメントするだめのインク１ノメンタ１
１３、ポインタ１１６の内容を→−１インクリメントす
るためのインクリメンタ１１４．制御回路１１１．制御
回路１１２、ゲート１１７および１１８から構成される
。制御回路１１１のアドレスＦｉＡ、制御回路Ｂのアド
レスはＢである。
まず・プロセッサー１０１を例にとり占有登録の動作を
説明する。プロセッサー１０１はアドレスＢＫ対してデ
ーダ匡■■ア”をライトする。
説明する。プロセッサー１０１はアドレスＢＫ対してデ
ーダ匡■■ア”をライトする。
制御回路１１２は、ゲー）１１Ｅ１オンしてポインタ１
１６の示すアドレスをメモリ１１９へ転送すると同時に
、データ線１２９を介してデータ”ｍ−をメモ１月１９
へ登録する。登録終了後、信号線１２３を１１１にする
ことによりインクリメンタ１１４の内容をポインタ１１
６ヘライトする。
１６の示すアドレスをメモリ１１９へ転送すると同時に
、データ線１２９を介してデータ”ｍ−をメモ１月１９
へ登録する。登録終了後、信号線１２３を１１１にする
ことによりインクリメンタ１１４の内容をポインタ１１
６ヘライトする。
次に・プロセッサー１０２を例にとりスキャンの動作を
説明する。プロセッサー１０２はアドレスＡに対してリ
ードを行なう。制御回路１１１はゲー） １１７ｔオン
してポインタ１１５の示すアドレスをメモリ１１９へ転
送すると同時にデータ線１２９を介してメモリ１１９の
内容をリードし、共通バス１０４を介してプロセッサー
１０２へテーブル内容全転送する。
説明する。プロセッサー１０２はアドレスＡに対してリ
ードを行なう。制御回路１１１はゲー） １１７ｔオン
してポインタ１１５の示すアドレスをメモリ１１９へ転
送すると同時にデータ線１２９を介してメモリ１１９の
内容をリードし、共通バス１０４を介してプロセッサー
１０２へテーブル内容全転送する。
次に・プロセッサー１０３を例にとり占有要求の登録抹
消動作を説明する。プロセッサー１０３はアドレスＡに
対してデーダｉ“をライトする。制御回路１１１は、ゲ
ー） １１７ｔオンしてポインタ１１５の示すアドレス
をメモリ１１９へ転送し、データ線１２９を介してデー
タ′同恒士全メモリ１１９ヘライトする。ライト終了後
、信号線１２２を“１”にすることにより・インクリメ
ンタ１１３の内容をポインタ１１５にライトするＯ 以上が第９図の動作説明であるが・プロセッサー側の占
有要求登録フロー、スキャン７０−、占有要求の登録抹
消フローを示したものがそれぞれ第１０図、第１１図、
第１２図である。
消動作を説明する。プロセッサー１０３はアドレスＡに
対してデーダｉ“をライトする。制御回路１１１は、ゲ
ー） １１７ｔオンしてポインタ１１５の示すアドレス
をメモリ１１９へ転送し、データ線１２９を介してデー
タ′同恒士全メモリ１１９ヘライトする。ライト終了後
、信号線１２２を“１”にすることにより・インクリメ
ンタ１１３の内容をポインタ１１５にライトするＯ 以上が第９図の動作説明であるが・プロセッサー側の占
有要求登録フロー、スキャン７０−、占有要求の登録抹
消フローを示したものがそれぞれ第１０図、第１１図、
第１２図である。
次に、第１３図を用いて、新たに占有許可されたプロセ
ッサーに対し割込をかける場合の一変形例を説明する。
ッサーに対し割込をかける場合の一変形例を説明する。
１３０はテーブル読出回路、１３１はオアゲート、１３
２は割込発生回路、１３６〜１３８は割込信号線である
。今、占有権利の移動が行なわれて信号１２２が１”に
なると・テーブル読出回路１３４はゲー） １１７’ｅ
オンしてポインタＡ１１５の示すアドレスをメモリ１１
９へ転送し、メモリ１１９の内容をリードする。データ
はデータ線１２９を介して１割込発生回路１３２へ転送
され、割込発生回路１３２はプロセッサ一番号に対応す
る割込信号線１３６〜１３８１ｋ”１゛にする。本変形
例によれば、占有が許可されたことをプロセッサーに連
絡することができる。
２は割込発生回路、１３６〜１３８は割込信号線である
。今、占有権利の移動が行なわれて信号１２２が１”に
なると・テーブル読出回路１３４はゲー） １１７’ｅ
オンしてポインタＡ１１５の示すアドレスをメモリ１１
９へ転送し、メモリ１１９の内容をリードする。データ
はデータ線１２９を介して１割込発生回路１３２へ転送
され、割込発生回路１３２はプロセッサ一番号に対応す
る割込信号線１３６〜１３８１ｋ”１゛にする。本変形
例によれば、占有が許可されたことをプロセッサーに連
絡することができる。
次に・第１４図ないし第１６図を用いて、占有待行列が
記憶容量一杯に登録された場合の検出方法と・この状態
における占有要求の新たな登録を禁止する場合の一変形
例を説明する。１４０は比較回路であり、ポインタ１１
５とポインタ１１６の内容を比較する。１４１はラッチ
回路であり、前回の比較回路１４０の比較結果をラッチ
している。１４１は登録禁止回路であり、登録禁止信号
１４９を°１°にすることにより登録を禁止する。
記憶容量一杯に登録された場合の検出方法と・この状態
における占有要求の新たな登録を禁止する場合の一変形
例を説明する。１４０は比較回路であり、ポインタ１１
５とポインタ１１６の内容を比較する。１４１はラッチ
回路であり、前回の比較回路１４０の比較結果をラッチ
している。１４１は登録禁止回路であり、登録禁止信号
１４９を°１°にすることにより登録を禁止する。
本変形例の動作を説明する前に比較回路１４０の比較結
果と、占有待行列の登録状態の関係について第１５図を
用いて説明する。図において、斜線の部分が登録エリア
を示し、コードはポインタ１１５とポインタ１１６の内
容の比較結果を示したものであり下記の意味をもつ。
果と、占有待行列の登録状態の関係について第１５図を
用いて説明する。図において、斜線の部分が登録エリア
を示し、コードはポインタ１１５とポインタ１１６の内
容の比較結果を示したものであり下記の意味をもつ。
コード００１；ボイ／り１１５〈ポインタ１１６コード
０１０：ポインタ１１５＝ポインタ１１６コード１００
；ポインタ１１５〉ポインタ１１６状態１は記憶容量一
杯に登録された状態であり・コードは０１０である。状
態２はメモリの上部と下部に登録された状態であり、コ
ードは１００である・状態３はメモリの中間に登録され
た状態であり、コードは００１である。状態４は登録な
しの状態であり、ポインタ１１５とポインタ１１６の内
容は等しく・従って、コードは０１０である。
０１０：ポインタ１１５＝ポインタ１１６コード１００
；ポインタ１１５〉ポインタ１１６状態１は記憶容量一
杯に登録された状態であり・コードは０１０である。状
態２はメモリの上部と下部に登録された状態であり、コ
ードは１００である・状態３はメモリの中間に登録され
た状態であり、コードは００１である。状態４は登録な
しの状態であり、ポインタ１１５とポインタ１１６の内
容は等しく・従って、コードは０１０である。
また・前回の比較結果と現在の比較結果の組合せにより
・図中矢印で示した８つの状態移行が存在し、前回のコ
ードが１００で・かつ・現在のコードが０１０の時に記
憶容量一杯に登録された状態であることがわかる。従っ
て、第１４図において、信号１４８が°１°で、信号１
４４が”１”の時に登録は満杯状態である。登録禁止回
路１４２は信号１４４および信号１４８が”１″の時に
信号１４９を”１°にし、それを受信した制御回路は動
作を停止して登録が禁止される。
・図中矢印で示した８つの状態移行が存在し、前回のコ
ードが１００で・かつ・現在のコードが０１０の時に記
憶容量一杯に登録された状態であることがわかる。従っ
て、第１４図において、信号１４８が°１°で、信号１
４４が”１”の時に登録は満杯状態である。登録禁止回
路１４２は信号１４４および信号１４８が”１″の時に
信号１４９を”１°にし、それを受信した制御回路は動
作を停止して登録が禁止される。
入出力装置の占有制御装置は第１６図に示すように各々
の入出力装置に分散配置する場合、第１７図に示すよう
に一括設置する場合、第１８図に示すように入出カプロ
セッサーに設置する場合、およびこれらの組合せの場合
が可能である。第１６図ないし第１８図で、斜線の部分
が占有制御装置である。
の入出力装置に分散配置する場合、第１７図に示すよう
に一括設置する場合、第１８図に示すように入出カプロ
セッサーに設置する場合、およびこれらの組合せの場合
が可能である。第１６図ないし第１８図で、斜線の部分
が占有制御装置である。
なお１図中６．１７，２２０，２２１は共通バス１５，
２０７〜２１４は入出力装置、２１５け占有制御装置、
２１６は入出カプロセッサー。
２０７〜２１４は入出力装置、２１５け占有制御装置、
２１６は入出カプロセッサー。
本発明によれば、待行列管理ができ、プロセッサーの負
荷が低減でき、二重登録が防げ、しかも信頼性の高い入
出力装置の占有制御が実現できる。
荷が低減でき、二重登録が防げ、しかも信頼性の高い入
出力装置の占有制御が実現できる。
第１図は入出力装置の共有システムのブロック図、第２
図ないし第４図はリザーブフリ一方式の説明図、第５図
は占有待行列管理テーブルの概念図、第６図ないし８ｇ
８図、第１０図ないし第１２図はプロセッサーの動作説
明フロー図、第９図は本発明の一実施例のブロック図、
第１３図、第１４図は変形例のブロック図・第１５図は
状態移行図・第１６図ないし第１８図はシステム全体図
である。 １〜３，１０〜１２，１０１〜１０３，２０１〜２０６
・・・プロセッサー、４，５．１３〜１５゜２０７〜２
１４・・・入出力装置、１６・・・イ／ヒビット信号線
・６，１７，１０４，２２０〜２２１・・・共通バス、
２１５・・・占有制御装置、２１６・・・入出カプロセ
ッサー。 代理人 弁理士 高橋明夫 第１日 憎２図 も３図 宅４−日 槽６図 佑′７図 第８図 ■ 暮 も１０図 噌１１（２） 第１２図 亭１３０ １し−−−−−−−−−−−−−−−−−−一一一一□
−−−−−−−」噌１５区 扶艷１ ＝トド０＋０
図ないし第４図はリザーブフリ一方式の説明図、第５図
は占有待行列管理テーブルの概念図、第６図ないし８ｇ
８図、第１０図ないし第１２図はプロセッサーの動作説
明フロー図、第９図は本発明の一実施例のブロック図、
第１３図、第１４図は変形例のブロック図・第１５図は
状態移行図・第１６図ないし第１８図はシステム全体図
である。 １〜３，１０〜１２，１０１〜１０３，２０１〜２０６
・・・プロセッサー、４，５．１３〜１５゜２０７〜２
１４・・・入出力装置、１６・・・イ／ヒビット信号線
・６，１７，１０４，２２０〜２２１・・・共通バス、
２１５・・・占有制御装置、２１６・・・入出カプロセ
ッサー。 代理人 弁理士 高橋明夫 第１日 憎２図 も３図 宅４−日 槽６図 佑′７図 第８図 ■ 暮 も１０図 噌１１（２） 第１２図 亭１３０ １し−−−−−−−−−−−−−−−−−−一一一一□
−−−−−−−」噌１５区 扶艷１ ＝トド０＋０
Claims (1)
- 【特許請求の範囲】 工、複数のプロセッサーと、入出力装置と、前記複数の
プロセッサーと前記入出力装置とを接続する共通バスと
、前記複数のプロセッサーからの前記入出力装置の占有
要求に応じて前記複数のプロセッサーへ占有許可を与え
る占有制御装置とからなるシステムにおいて、 占有待行列を記憶するメモリと・前記占有待行列の先頭
を示す第１のポインターと、前記占有待行列の最後尾を
示す第２のポインターと、前記第１のポインターの示す
占有待プロセッサーに対して占有許可を与える手段と、
前記プロセッサーから出された占有要求を前記第２のポ
インターの示すポイントに登録し、前記第２のポインタ
ーの内容をインクリメントする手段と、前記第１のポイ
ンタの内容をインクリメントして占有横利の移動を行な
う手段とからなることを特徴とする入出力装置の占有制
御装置。 ２、特許請求の範囲第１項において。 前記占有待行列が記憶容量一杯に登録された状態を検出
し、この状態で、占有要求の新たな登録を禁止する手段
を設けたことｆｉ［徴とする入出力装置の占有制御装置
。 ３、特許請求の範囲第１項において。 新たに占有許可されたプロセッサーに対し１割込をかけ
ることにより・前記プロセッサーに対し占有が許可され
たことを連絡する手段を設けたことを特徴とする入出力
装置の占有１ｔ）ｌ）御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19416083A JPS6086657A (ja) | 1983-10-19 | 1983-10-19 | 入出力装置の占有制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19416083A JPS6086657A (ja) | 1983-10-19 | 1983-10-19 | 入出力装置の占有制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086657A true JPS6086657A (ja) | 1985-05-16 |
Family
ID=16319917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19416083A Pending JPS6086657A (ja) | 1983-10-19 | 1983-10-19 | 入出力装置の占有制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9558364B2 (en) | 2012-02-23 | 2017-01-31 | Mitsubishi Electric Corporation | Computing machine, access management method, and access management program |
-
1983
- 1983-10-19 JP JP19416083A patent/JPS6086657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9558364B2 (en) | 2012-02-23 | 2017-01-31 | Mitsubishi Electric Corporation | Computing machine, access management method, and access management program |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100207887B1 (ko) | 데이타 프로세싱 시스템 및 방법 | |
| US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
| US6792497B1 (en) | System and method for hardware assisted spinlock | |
| US6986005B2 (en) | Low latency lock for multiprocessor computer system | |
| US6175888B1 (en) | Dual host bridge with peer to peer support | |
| US4282572A (en) | Multiprocessor memory access system | |
| JPH0664567B2 (ja) | 多重プロセッサシステム | |
| JPH05210640A (ja) | マルチプロセッサシステム | |
| US20030033489A1 (en) | Semaphore management circuit | |
| US5594880A (en) | System for executing a plurality of tasks within an instruction in different orders depending upon a conditional value | |
| US6279066B1 (en) | System for negotiating access to a shared resource by arbitration logic in a shared resource negotiator | |
| JPH0556548B2 (ja) | ||
| US6502150B1 (en) | Method and apparatus for resource sharing in a multi-processor system | |
| JPS6086657A (ja) | 入出力装置の占有制御装置 | |
| US5408612A (en) | Microprocessor system for selectively accessing a processor internal register when the processor has control of the bus and partial address identifying the register | |
| JP2587586B2 (ja) | データ転送方法 | |
| JPS6153747B2 (ja) | ||
| JPH05257903A (ja) | マルチプロセッサシステム | |
| JP3019323B2 (ja) | イメージメモリのダイレクトアクセス方法 | |
| JPS62264348A (ja) | バスロツク制御方式 | |
| JPH086905A (ja) | マルチポートｒａｍのアクセス調停回路 | |
| JPS633350A (ja) | 半導体記憶装置 | |
| JPS6257050A (ja) | 共有メモリ装置 | |
| JPS62546B2 (ja) | ||
| JPH0528090A (ja) | メモリ制御装置 |