JPH01204468A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関し、さらに詳しくは
高集積化の可能なバイポーラトランジスタの製造方法に
関するものでおる。

［従来の技術］ 従来の技術として、素子分離領域にｐｎ接合を利用した
方法が知られている（ＩＥＥＥ、　トランス・エレクト
ロン・デバイス、　ＥＤ−２６，９，３７９〜３８５）
。第２図はその一例を示す断面模式図で、同図において
２０１はｐ型半導体基板、２０２はコレクタ領域を引出
すためのｎ型埋込み層、２０３はベース電極、２０４は
ｎ型エピタキシャル成長層、２０５はＳｉ３Ｎ４膜、２
０６はエミッタ電極、２０７はエミッタ領域、２０８は
コレクタ電極、２０９は多結晶シリコン、２１０はコレ
クタをデバイス表面に引出すｎ型拡散層であるコレクタ
引出し層、２１１はＳ！０２膜、２１２はベース領域で
ある。

また、他の方法として半導体装置の埋込み層への配線方
法としてコレクタ引出し層を酸化膜で形成された分離領
域内に形成した構造が知られている（ＩＥＤＭ、テクニ
カルダイジェスト、ｐ、３３２〜３３５゜１９７９）。

第３図はその一例を示す断面模式図で、同図において３
０１はｐ型半導体基板、３０２は素子分離のための５ｉ
０２．３０４はベース、エミッタ。

コレクタのそれぞれのコンタクト用多結晶シリコン、３
０５はコレクタ電極、３０６はエミッタ電極、３０７は
ベース電極、３０８はｎ型叩込み層、３０９はエミッタ
領域、３１０はｎ型拡散層、３１１はベース領域、３１
２はコレクタをデバイス表面に引出すコレクタ引出し層
、３１３はｎ型エピタキシャル成長層である。

また、コレクタ引出し層を絶縁物によって分離した他の
一例として、５ｉ０２膜上べ多結晶シリコン、シリコン
基板上へはエピタキシャル成長を同時に成長させベース
領域と多結晶シリコンを接、涜さぜる方法が知られてい
る（昭和６２年春期第３４回応用物理学関係連合講演会
　講演予稿集３１ｐ−ｃ−７，ｐ、　５８４）。第４図
はその方法で形成した半導体装置の断面模式図を示した
もので、同図において４００はｐ型半導体基板、４０１
はエビ膜と同時に堆積した多結晶シリコン、４０３はコ
レクタをデバイス表面へ引出すコレクタ引出しノ苫、４
０５はエビ成長膜にイオン注入後熱処理によって形成し
たエミッタ領域、４０７は「）型埋込み層、４０９はベ
ース領域、４１２はアルミ電極である。

［発明か解決しようとする課題］ 以上のように従来の構造では、半導体装置はコレクタ引
出し層をｐ　ｎ接合（第２図）または絶縁物（第３図、
第４図）によって分離した構造をとっている。このため
コレクタ埋込み層とは別のコレクタ引出し用の拡散層を
必要とする。これは］レレフのコンタクトホールが半導
体装置から離れた。構造となるので半導体装置の面積の
縮小化を図る際の障害の一つとなっている。

第４図の場合では多結晶シリコン４０１とベース領域４
０９となるエピタキシャル層を同時に成長させているた
め、多結晶シリコンは５ｉ０２膜上に堆積するがエビ成
長膜と接触すると多結晶シリコンの成長は止ってしまう
（エビ膜となる）。このため半導体装置表面の５ｉ０２
膜上に多結晶シリコンを堆積させた第４図に示した構造
しか形成することができない。

本発明の目的はこの問題を解決した半導体装置の製造方
法を提供することを目的とする。

［課題を解決するための手段］ 本発明は、半導体基板上に第一の誘電体絶縁層を形成す
る工程と、この第一の誘電体絶縁層上に第二の誘電体絶
縁層を形成する工程と、この第二の誘電体絶縁層の所定
の部分に開口部を形成して前記第一の誘電体絶縁層を露
呈させる工程と、前記開口部における第二の誘電体絶縁
層の側壁部分の少なくとも一部へ不純物をドープした多
結晶半導体層をコートすると共に、前記第一の誘電体絶
縁層の露呈部分に開口部を形成して前記半導体基板を露
呈させる工程と、露呈した半導体基板にエピタキシャル
成長させる工程とからなることを特徴とする半導体装置
の製造方法である。

［作用］ ドライエツチングではエツチング条件゛（例えば、エツ
チングカスがＣＦ４＋　０２など）によって、Ｓｉ３Ｎ
４膜、５ｉ０２膜、多結晶シリコンの順にエツチング速
度は速くなる性質がある。この性質を利用して、前記の
材料を必要な膜厚で重ねた多層構造の素子分離領域を形
成すれば、エツチング速度に違いが生じるため任意の膜
厚でエツチングを止めることが可能でおる。

つぎに、基板シリコンの表面に５ｉ０２膜などの絶縁物
を堆積し所定の部分に基板シリコンを露出させた開口部
を形成し、多結晶シリコンを前記開口部の側壁にコート
した場合、露出した基板シリコンのみに選択的にエピタ
キシャル成長させる条件（原料ガスを５ｉＨｚＣｊ２２
とし、選択成長のためにＨ（ｉを添加する等の条件）を
用いれば、多結晶シリコンの成長を抑え、エピタキシャ
ル成長膜のみを成長させることかできるので、エピタキ
シャル成長膜が多結晶シリコンと接触してもエピタキシ
ャル成長膜の成長にはほとんど影響を受けず多結晶シリ
コンをエピタキシャル成長膜側面に接触させた構造を形
成することができる。

［実施例］ 次に本発明の実施例について図面を参照して詳細に説明
する。

実施例１ 第１図は本発明の方法による工程の一例を示す半導体装
置の断面模式図である。まず、第１図（ａ）に示すよう
にｐ型半導体基板１０１表面に５ｉ０２膜１０３を２０
００人形成し、つづいてＳｉ３Ｎ４膜１１７をｇｏｏｏ
人堆積する。次に第１図（ｂ）に示すようにドライエツ
チングによってＳｉ３Ｎ４膜１１７に開口部１０７を形
成する。このとき５ｉ０２膜１０３とＳｉ３Ｎ４膜１１
７とのエツチングに選択性を持たせることによってＳ！
０２膜１０３をストッパとして利用することができる。

次に第１図（Ｃ）に示すように、Ｓｉ３Ｎ４膜１１７上
にアンチモンをドープした多結晶シリコン１０５を１０
００Ａ堆積する。ざらに第１図（ｄ）に示すように、ド
ライエツチングによって多結晶シリコン１０５をＳｉ３
Ｎ４膜１１７の側壁部分を残して除去すると共に、５ｉ
０２膜１０３に開口部１１９を形成してシリコン基板１
０１を露出させ、Ｓｉ３Ｎ４膜１１７側壁にコートされ
たコレクタ引出し層１２１を形成する。次いで、露出し
た基板シリコンのみに選択的にエピタキシャル成長を行
って成長膜を形成した後、通常のバイポーラトランジス
タの作成プロセスで表面に５ｉ０２膜１１５を形成後、
ベース領１ｔｊ、１１１、エミッタ領域１０９およびア
ルミ電極１１３等を形成し、第１図（ｅ）に示すｎｐｎ
バイポーラトランジスタを完成する。

［発明の効果コ 以上説明したように、本発明を適用すると、多結晶シリ
コンを半導体装置の側面に接続さけて、半導体装置との
素子分離の必要のないコレクタ引出し層を形成すること
ができ、高集積化された半導体装置の提供が可能となる
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装■の断面模式
図、第２〜４図は従来の技術による半導体装置の断面模
式図である。 １０１　、２０１　、３０１　、４００・・・ｐ型半導
体基板１０３、１１５，２１１，３０２，３０３・・・
５ｉ０２　（膜）１０５、２０９．３０４．４０１・・
・多結晶シリコン１０７、１１９・・・開口部 １０９、２０７．３０９．４０５・・・エミッタ領域１
１１．２１２，３１１，４０９・・・ベース領域１１３
、４１２・・・アルミ電極 １１７、２０５・・・Ｓ　ｉ３Ｎ４膜 １２１．２１０，３１２，４０３・・・コレクタ引出し
層２０２、３０８．４０７−ｎ型埋込み層２０３、３０
７・・・ベース電極 ２０４．３１３・・・ｎ型エピタキシャル成長層２０６
、３０６・・・エミッタ電極 ２０８、３０５・・・コレクタ電極 ３１０・・・ｎ型拡散層

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に第一の誘電体絶縁層を形成する工
   程と、この第一の誘電体絶縁層上に第二の誘電体絶縁層
   を形成する工程と、この第二の誘電体絶縁層の所定の部
   分に開口部を形成して前記第一の誘電体絶縁層を露呈さ
   せる工程と、前記開口部における第二の誘電体絶縁層の
   側壁部分の少なくとも一部へ不純物をドープした多結晶
   半導体層をコートすると共に、前記第一の誘電体絶縁層
   の露呈部分に開口部を形成して前記半導体基板を露呈さ
   せる工程と、露呈した半導体基板にエピタキシャル成長
   させる工程とからなることを特徴とする半導体装置の製
   造方法。