JPH01191463A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01191463A JPH01191463A JP1608288A JP1608288A JPH01191463A JP H01191463 A JPH01191463 A JP H01191463A JP 1608288 A JP1608288 A JP 1608288A JP 1608288 A JP1608288 A JP 1608288A JP H01191463 A JPH01191463 A JP H01191463A
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- JP
- Japan
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- well region
- region
- capacitor
- hole
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 5
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路において容量を形成する際、容
量に含まれる抵抗成分を低減させる構造に関するもので
ある。
量に含まれる抵抗成分を低減させる構造に関するもので
ある。
従来の技術
従来、任意のノード間に容量を形成する際の構成は通常
、第２図（ａ）、（ｂ）の平面図、断面図に示す。ここ
ではＮ型シリコンウェハ上において、第１拡散領域すな
わちＰ−影領域（以下、Ｐウェルとする。〉に容量を形
成する場合について説明する。第２図（ａ）において、
１はＰウェル領域を示す。その内側の２にあたる領域は
Ｐ型拡散領域（以下Ｐ十領域とする。）このＰ＋領域２
上に３で示されるＮ型多結晶シリコン（以下ＰＳとする
）を形成させ、２つのノー゛ド間の一方を、ノードＡに
接続する。もう一方のノードＢはＰ領域２上の層間絶縁
膜に他層と接続するために、孔をあけるコンタクト孔（
５）を開け、アルミニウムを蒸着し、エツチングし、配
線４の形成を行う。ここで、Ｐ＋領域２とＰ−ウェル領
域１とでは同電位であり、ＰＳ３とＰウェル領域１との
間の酸化膜６により容量が形成される。
、第２図（ａ）、（ｂ）の平面図、断面図に示す。ここ
ではＮ型シリコンウェハ上において、第１拡散領域すな
わちＰ−影領域（以下、Ｐウェルとする。〉に容量を形
成する場合について説明する。第２図（ａ）において、
１はＰウェル領域を示す。その内側の２にあたる領域は
Ｐ型拡散領域（以下Ｐ十領域とする。）このＰ＋領域２
上に３で示されるＮ型多結晶シリコン（以下ＰＳとする
）を形成させ、２つのノー゛ド間の一方を、ノードＡに
接続する。もう一方のノードＢはＰ領域２上の層間絶縁
膜に他層と接続するために、孔をあけるコンタクト孔（
５）を開け、アルミニウムを蒸着し、エツチングし、配
線４の形成を行う。ここで、Ｐ＋領域２とＰ−ウェル領
域１とでは同電位であり、ＰＳ３とＰウェル領域１との
間の酸化膜６により容量が形成される。
発明が解決しようとする課題
従来の容量形成においては上記で説明したように、Ｐウ
ェル領域２、ＰＳ３間で形成させていた。そこで、ＰＳ
３とＰウェル領域２とではＰウェル領域２の比抵抗が非
常に大きい。従ってＰウェル領域内に分布抵抗を形成す
ることになる。
ェル領域２、ＰＳ３間で形成させていた。そこで、ＰＳ
３とＰウェル領域２とではＰウェル領域２の比抵抗が非
常に大きい。従ってＰウェル領域内に分布抵抗を形成す
ることになる。
よって、この容量を形成する際に、第３図の等価回路図
に示すように、ノードＡとノードＢとの間に、容量Ｃの
ほかに、抵抗成分ＲＯも含まれるため、前記容量を用い
て回路を構成すると、動作速度、電源ノイズ等の電気的
特性に支障をきたす。
に示すように、ノードＡとノードＢとの間に、容量Ｃの
ほかに、抵抗成分ＲＯも含まれるため、前記容量を用い
て回路を構成すると、動作速度、電源ノイズ等の電気的
特性に支障をきたす。
課題を解決するための手段
本発明は、容量を形成しているＰＳおよび酸化膜に孔を
開け、この開孔とウェル層とを、アルミニウムなどの配
線体により導電接続をし、同ウェル層における等価抵抗
を下げる構造になしたものである。
開け、この開孔とウェル層とを、アルミニウムなどの配
線体により導電接続をし、同ウェル層における等価抵抗
を下げる構造になしたものである。
作用
本発明では半導体集積回路の特性上、容量を形成する際
に含まれる抵抗成分を低減することにより、動作速度の
向上、電源ノイズの低減等、回路動作を向上させること
を可能とした。
に含まれる抵抗成分を低減することにより、動作速度の
向上、電源ノイズの低減等、回路動作を向上させること
を可能とした。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。通常ノードＡとノードＢの間に容量を形成する
際は、（ａ）の平面図および同（ｂ）のｂ−ｂ ’断面
図に示すように、容量を形成するＰＳ３の中心部位（本
実施例では中心としたが、これを何箇所かで孔を開はコ
ンタクトをとっても良い。）に孔７を開け、その開孔部
とＰ＋領域とをアルミニウム４で配線を行う。これによ
り、ＰＳ３とＰウェル領域１との比抵抗の差を小さくし
て、Ｐウェル領域１に含まれる抵抗成分を小さくするこ
とができる。また第１図（ａ）に示すように、コンタク
ト孔７を何箇所にも開けることにより、Ｐ−ウェル領域
１の電位を安定させ、ノイズ対策とする。
明する。通常ノードＡとノードＢの間に容量を形成する
際は、（ａ）の平面図および同（ｂ）のｂ−ｂ ’断面
図に示すように、容量を形成するＰＳ３の中心部位（本
実施例では中心としたが、これを何箇所かで孔を開はコ
ンタクトをとっても良い。）に孔７を開け、その開孔部
とＰ＋領域とをアルミニウム４で配線を行う。これによ
り、ＰＳ３とＰウェル領域１との比抵抗の差を小さくし
て、Ｐウェル領域１に含まれる抵抗成分を小さくするこ
とができる。また第１図（ａ）に示すように、コンタク
ト孔７を何箇所にも開けることにより、Ｐ−ウェル領域
１の電位を安定させ、ノイズ対策とする。
本発明実施例では、Ｎ形シリコンウェハ上のＰウェル領
域と２３間のゲート酸化膜による容量形成について行な
ったが、これをＰ形シリコンウェハ上のＮ形第１拡散層
（Ｎ−ウェル）とＰＳとのゲート酸化膜など他の構成に
おいても同じことが可能である。
域と２３間のゲート酸化膜による容量形成について行な
ったが、これをＰ形シリコンウェハ上のＮ形第１拡散層
（Ｎ−ウェル）とＰＳとのゲート酸化膜など他の構成に
おいても同じことが可能である。
発明の効果
以上、説明したように、本発明によれば、容量値による
制御が極めて重要な回路、例えば、スイッチトキャパシ
タフィルタ（ＳＣＦ）等において、ノイズ対策、容量値
に含まれる抵抗成分の低減により、回路動作を向上させ
る事が可能となる。
制御が極めて重要な回路、例えば、スイッチトキャパシ
タフィルタ（ＳＣＦ）等において、ノイズ対策、容量値
に含まれる抵抗成分の低減により、回路動作を向上させ
る事が可能となる。
第１図（ａ）、（ｂ）は本発明実施例装置の平面図、断
面図、第２図（ａ） 、 （ｂ）は従来例の平面図、断
面図、第３図は従来例における等価回路図である。 １・・・・・・Ｐ″″″ウエル領域・・・・・・Ｐ＋領
域、３・・・・・・ＰＳ、４・・・・・・アルミニウム
配線、５，７・・・・・・コンタクト孔、６・・・・・
・酸化膜。 代理人の氏名 弁理士 中尾敏男 ほか１名／−Ｐ−ウ
ェル領域 ４− アルミニウム配線 （Ｑ）
面図、第２図（ａ） 、 （ｂ）は従来例の平面図、断
面図、第３図は従来例における等価回路図である。 １・・・・・・Ｐ″″″ウエル領域・・・・・・Ｐ＋領
域、３・・・・・・ＰＳ、４・・・・・・アルミニウム
配線、５，７・・・・・・コンタクト孔、６・・・・・
・酸化膜。 代理人の氏名 弁理士 中尾敏男 ほか１名／−Ｐ−ウ
ェル領域 ４− アルミニウム配線 （Ｑ）
Claims (1)
- 第１導電型の半導体基板内に第２導電型のウェル層を
形成し、そのウェル層領域に酸化膜、多結晶シリコンを
形成し、多結晶シリコンおよび酸化膜に開孔を設け、同
開孔と前記ウェル層とを配線体で導電結合したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1608288A JPH01191463A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1608288A JPH01191463A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191463A true JPH01191463A (ja) | 1989-08-01 |
Family
ID=11906627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1608288A Pending JPH01191463A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771033A3 (en) * | 1995-10-25 | 1997-12-29 | Nec Corporation | Semiconductor integrated circuit with differential circuit |
-
1988
- 1988-01-27 JP JP1608288A patent/JPH01191463A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771033A3 (en) * | 1995-10-25 | 1997-12-29 | Nec Corporation | Semiconductor integrated circuit with differential circuit |
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