JPH01187853A

JPH01187853A - 半導体集積回路

Info

Publication number: JPH01187853A
Application number: JP63012004A
Authority: JP
Inventors: Tetsuya Murakami; 哲也村上; Michihiro Itashiki; 板敷　道弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-22
Filing date: 1988-01-22
Publication date: 1989-07-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体集積回路ブロックを複数個配置、配線し
構成する半導体集積回路に係わり、特に開発済または開
発中の半導体集積回路を複数個配置、配線し構成する半
導体集積回路（スーパーインテグレーション）のテスト
に使用されるものである。

（従来の技術）近年、既開発または開発中の半導体集積回路（以後基本
ＬＳＩと称す）（従来１つのＩＣチップ相当）をブロッ
クとしてこれを１つの半導体チップに複数個配置、配線
し構成する半導体集積回路（以後全体ＬＳＩと称す）　
（上記スーパーインテグレーションに相当）の製造に際
してその診断が重要な課題になっており、特にテストの
容易性・迅速性が必要とされる。

第４図に全体ＬＳＩ及び基本ＬＳＩの概略図を示す。第
４図中１〜４は基本ＬＳＩ、５．６は外部導出端子、７
は全体ＬＳＩである。ところで従来、全体ＬＳＩ７のテ
ストのため基本ＬＳ１１〜４を全てテストする方法が採
用されている。第４図中の基本ＬＳＩ２に注目すると、
基本ＬＳＩ２の入力は基本ＬＳＩＩの出力であり、基本
ＬＳＩ２の出力は基本ＬＳＩ３の入力であり、基本ＬＳ
Ｉ２の入力、出力ともに直接外部から制御・観測できな
いことがわかる。このことは、基本ＬＳ１１の出力、基
本ＬＳＩ３の入力及び出力、そして基本ＬＳＩ、４の入
力についても同様である。

この基本ＬＳＩの可制御性及び可観測性の低さのため、
全体ＬＳＩ７のテストは？！雑となり、テスト時間は増
加する。

この全体ＬＳＩのテストの複雑さ及びテスト時間の増加
に対する従来の改善技術を第５図に示す。

第５図中１１１〜１１工２はトライステートバッファ、
０１〜Ｃ６はそのイネーブル信号である。

この第５図は基本ＬＳ１１出カー基本ＬＳＩ２人力間、
基本ＬＳＩ２出力−基本ＬＳＩ３人力間、及び基本ＬＳ
Ｉ３出力−基本ＬＳＩ４人力間に（へライステートバッ
ファ、及びテスト端子８，９゜１０を設け、基本ＬＳＩ
の可制御性及び可観測性を向上させたものである。例え
ば基本ＬＳＩ２をテストする場合、トライステートバッ
ファのイネーブル信号をそれぞれＣ１＝”Ｌ”レベル、
Ｃ２−″Ｈ゛レベル、Ｃ３−Ｈ１１レベル、Ｃ４−“Ｌ
　ｔ＋レベルとし、入力信号をテスト端子８から入力し
、出力信号をテスト端子９から出力することが可能であ
る。このため、基本ＬＳＩ２開発時に作成したテストパ
ターンが流用でき、テストパターン作成時間を大幅に減
少させることが可能となる。また、テスト端子１０は基
本ＬＳＩ２のテストには無関係であるため、Ｃｓ−“Ｌ
”レベル、Ｃｓ−“ＨＩＩレベルとすることによって、
基本ＬＳＩ４も同時にテスト可能である。しかし第５図
の方法はテスト端子が極端に増加し、実現は非常に困難
である。テスト端子の増加を防止するために、テスト端
子を多重化すれば、第５図の方法の長所であった部分的
な同時テスト（基本ＬＳｔ１と基本ＬＳＩ３、及び基本
ＬＳＩ２と基本ＬＳＩ４）が不可能となる。

全体ＬＳＩのテストの複雑さ及びテスト時間の増加に対
する、上述した他の従来の改善技術を第６図に示す。第
６図は基本ＬＳ１１出カー基本ＬＳＩ２人力間、基本Ｌ
ＳＩ２出力−基本ＬＳＩ３人力間、基本ＬＳＩ３出力−
基本ＬＳＩ４人力間、及び基本ＬＳＩ４出力−出力端子
６間にそれぞれセレクタ１２１〜１２４を挿入したもの
である。第６図で基本ＬＳＩ２をテストする場合、セレ
クタ制御信号Ｃ７、Ｃａ　、Ｃｓ　、Ｃｔ　ａを制御す
ることにより、基本ＬＳＩ２に入力端子５から入力信号
を直接入力し、基本ＬＳＩ２の出力を出力端子６から直
接出力することが可能となる。このためテスト端子の増
加を最小限に止め、かつ基本１８１２の開発時に作成し
たテストパターンの流用が可能となる。しかし第６図の
方法も、基本的に基本ＬＳＩ毎のテストのため、テスト
時間は増加する。

（発明が解決しようとする課題）前述したように、第４図を改良して全体ＬＳＩをテスト
する場合、第５図に示す従来技術では極端なテスト端子
の増加、またはテスト時間の増加をまねくという問題が
存在する。また、第６図に示す従来技術では、テスト端
子の増加は少ないものの、やはりテスト時間の増加とい
う点で問題がある。

本発明は、全体ＬＳＩをテストする場合に生じるテスト
端子の増加及びテスト時間の増加という問題点を解決す
べくなされたものであり、テスト端子の増加を最小限に
止め、かつ迅速なテストが可能な半導体集積回路（全体
ＬＳＩ）を提供することを目的とする。

［発明の構成］（課題を解決するための手段と作用）本発明は、半導体集積回路ブロックを複数個配置・配線
し構成する半導体集積回路において、前記各半導体集積
回路ブロックの入力部に入力電圧保持回路とデマルチプ
レクサを、また出力部にマルチプレクサを有し、前記デ
マルチプレクサの入力及びマルチプレクサの出力はそれ
ぞれ外部端子に接続し、前記デマルチプレクサ及びマル
チプレクサの制御信号をクロックで発生する回路を具備
することを特徴とする。即ち本発明は、上記制御信号発
生回路のクロック周波数を高くして、各ブロックをほぼ
同時にテスト可能とし、かつ要する外部端子も信号入力
用及び信号出力用として、少数の外部端子で済むように
したものである。

（実施例）以下図面を参照して本発明の詳細な説明する。第１図は
同実施例であり、テスト時間の短縮化を図った全体ＬＳ
Ｉの回路図であるが、これは前記従来例のものに対応さ
せた場合の例であるから、対応個所には同一符号を用い
る。

この実施例では基本ＬＳＩＩ、２．３．４の入力電圧保
持回路１３．１４．１５．１６として、インバータ２ケ
の各々の一方の入力を他方の出力に接続したラッチを使
用している。またこの実施例では全体ＬＳＩ実使用時に
、基本ＬＳ１１．２゜３．４の入力部へ入力すべき信号
は、トランスファゲート１７．１９，２１．２３を通り
、基本ＬＳＩ１．２．３．４の入力部へ入力する。これ
に対して全体ＬＳＩテスト時に、基本ＬＳＩＩ。

２．３．４の入力部へ入力すべき信号は、入力端子５か
ら供給し、入カバソファ３０及びトランスファゲート１
８．２０．２２．２４を通り、各々の基本し３１１．２
，３．４に入力する。

一方基本ＬＳ１１．２．３の出力信号は、全体ＬＳＩ実
使用時には、上記トランスファゲート１９．２１．２３
を通り、入力すべき基本ＬＳＩ２．３．４の入力部に入
力する。そして基本ＬＳＩ４の出力信号は、全体ＬＳＩ
実使用時には、トランスファゲート２９及び出力バッフ
ァ３１を通り、出力端子６に出力する。全体ＬＳＩテス
ト時には、基本ＬＳ１１．２．３．４の出力信号は、そ
れぞれトランスフ１ゲート２５．２６，２７゜２８及び
出力バッファ３１を通り、出力端子６に出力する。

上述した他にトランスファゲート１８．２０゜２２．２
４．２５．２６，２７．２８のゲート入力信号を発生す
るシフトレジスタ３２を構成する。

このシフトレジスタ３２は、全体ＬＳＩ実使用時（ＴＥ
ＳＴｌ　−”Ｈ”　）に全ビット“Ｌ″レベル出力し、
トランスファゲート１８．２０．２２゜２４．２５．２
６．２７．２８をカットオフ状態に設定する。またシフ
トレジスタ３２は全体ＬＳＩテスト時に、ＴＥＳＴ３か
らクロックを入力することによりＨ−Ｌ−Ｌ−Ｌという
信号をシフトさせ、トランスファゲート１８．２０．２
２゜２４．２５，２６．２７．２８中、オン状態とすべ
きトランス７７ゲートを選択する機能を持つ。

第１図において端子５〜ゲート１８、端子５〜ゲート２
０、端子５〜ゲート２２、端子５〜ゲート２４の部分は
デマルチプレクサ、即ち１つの端子５から行先のゲート
を選択する部分を構成する。

またゲート２５〜端子６、ゲート２６〜端子６、ゲート
２７〜＠ｉ子６、ゲート２８〜端子６の部分はマルチプ
レクサ、即ちゲート２５〜２８中からいずれかを選択し
その信号を１つの端子６へ出力させる部分を構成する。

次に第１図におけるテスト動作を説明する。先ず、第１
図中のテスト信号ＴＥＳ丁１を“Ｌ　ＩＩレベルに設定
し、実使用時の信号経路のトランスファゲート１７．１
９，２１．２３．２９をカットオフ状態とする。次に信
号ＴＥＳＴ１を゛Ｌ′ルベルとしたまま、信号ＴＥＳＴ
２を“Ｌ″レベル設定する。この時シフトレジスタ３２
のフリツブフロップ３３〜３６にはゲート４１．４２に
より各々１１　ＨＩＩ　、　　１“Ｌ″、Ｌ”、Ｌ”レ
ベルが設定される。ここで信号ＴＥＳＴ２を“Ｈ”レベ
ルとし、ＴＥＳＴ３からクロックを入力しテストを開始
する。これ以降のテスト方法を第２図のタイミング波形
図をも適宜参照して詳述する。

第２図において、タイミングＴ１の状態ではトランスフ
ァゲート１８がオン状態となり、基本ＬＳ　Ｉ　１の入
力部に入力端子５からテストパターンの入力が可能とな
る。同様にタイミングＴ２の状態ではトランスファゲー
ト２０、タイミングＴ３の状態ではトランスファゲート
２２、そしてタイミングＴ４の状態ではトランスファゲ
ート２４がそれぞれオン状態となり、基本１８１２゜３
．４へのテストパターンの入力が可能となる。

尚Ｔ１状態で基本ＬＳＩＩへ入力した信号は、Ｔ２．Ｔ
３．Ｔ４状態においても入力電圧保持回路１３で、次の
Ｔ１状態まで保持される。このことは基本ＬＳＩ２．３
．４についても同様である。

このため、第２図のように入力端子５から信号ＴＥＳＴ
３に同期したテストパターンを入力することにより、各
基本ＬＳＩの入力部に例えば第２図（０）〜（ｊ　）に
示すような基本ＬＳＩ入力部入力波形を印加することが
可能となる。またＴＥＳＴ３のクロック周期は、入力電
圧保持回路１３゜１４．１５．１６に必要とされるデー
タホールド時間まで短縮可能である。タイミングＴ１状
態で基本ＬＳ１１にテストパターンが入力されるが、そ
の結果はトランスファゲート２５がオン状態となるＴ４
状態で出力端子６に出力される。以下同様にＴ２状態で
テストパターンを入力した基本ＬＳＩ２の結果は次のＴ
１状態で、Ｔ３状態でテストパターンを入力した基本Ｌ
ＳＩ３の結果は次のＴ２状態で、Ｔ４状態でテストパタ
ーンを入力した基本ＬＳＩ４の結果は次のＴ３状態で出
力端子６から出力される。

一方、第１図の実使用状態では、ＴＥＳＴＩを１１　Ｈ
１ルベルに設定すれば、入力信号はトランスファゲート
１７．１９．２１．２３を通り、基本ＬＳＩ４の出力信
号はトランスファゲート２９、出力バッファ３１を通し
て出力端子６から導出される。

以上水した様に本実施例によれば、Ｔ１状態で基本ＬＳ
１１に外部端子からテストパターンを入力し、基本ＬＳ
Ｉ２の出力を外部端子に出力することが可能となる。こ
のことは他のＴ２．Ｔ３゜Ｔ４状態でも同様に実施でき
るため、ＴＥＳＴ３のクロック周期を小さくすることに
よって全体ＬＳＩの迅速なテストが可能となる。例とし
て基本ＬＳ１１．２．３．４が全てＴａのテストサイク
ルでテストし、Ｎステップのテストパターンでテストす
ることが必要であり入力電圧保持回路１３のデータホー
ルド時間がＴａ／４以下である場合を考える。即ち第５
図の従来例でテスト端子８．９．１０を多重化した場合
（この場合１つ毎のテストとなる）と、第６図の従来例
では基本ＬＳＩを１つ毎テストするため、全体ＬＳＩの
テスト時間は、４ＸＴａ　ＸＮだけ必要となる。しかし
本実施例によれば、上記ＴＥＳＴ３のクロック周期を小
さくすることにより、全体ＬＳＩのテスト時間はほぼＴ
ａＸＮだけ必要であり、テスト従来例に比べほぼ１／４
に短縮できる。

尚トランスファゲート１Ｂ、２０．２２．２４がオン状
態になるタイミングと、入力端子５から入力したテスト
パターンが基本ＬＳ１１．２，３゜４に到達するタイミ
ングとの間にスキューが生じ問題となる場合（例えばゲ
ート１８．２０のオン期間が重なり、ゲート２０へ行く
べきデータがゲート１８へも行く場合）は、第３図に示
すシフトレジスタ３７を使用すれば、フリップ７０ツブ
１つずつ多く介挿してクロックによるデータの遅れをと
ってやることにより、トランスファゲート１８．２０．
２２．２４が全てカットオフとなる状態が生じ、上記の
問題は解決できる。また第５図の従来例と同様に、本発
明においても開発済のテストパターンは、トランスファ
ゲートの制御クロックに応じて若干修正し、全体ＬＳＩ
のテストに使用できる。

［発明の効果］上述したように本発明によれば、基本ＬＳＩをほぼ同時
にテストすることが可能となり、全体ＬＳＩのテスト時
間を大幅に短縮でき、追加するテスト端子も最小限に抑
制することが可能となる。

これらの効果のため前述したような全体ＬＳＩのテスト
に極めて有効である。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は同回路の
動作を示すタイミングチャート、第３図は同回路の一部
変形例の回路図、第４図、第５図ないし第６図は従来の
全体ＬＳＩの構成図である。１．２，３．４・・・基本ＬＳＩ（半導体集積回路ブロ
ック）、５・・・入力端子、６・・・出力端子、７・・
・全体しＳＬ　１３．１４．１５．１６・・・入力電圧
保持回路、１７〜２９・・・ｎチャネルトランスファゲ
ート、３０・・・入力バッファ、３１・・・出力バッフ
ァ、３２・・・シフトレジスタ、３３〜３６・・・フリ
ップフロップ、３７・・・シフトレジスタ。出願人代理人　弁理士　鈴　江　武　彦４を第１図第２図第５図第６図

Claims

【特許請求の範囲】

（１）半導体集積回路ブロックを複数個配置・配線し構
成する半導体集積回路において、前記各半導体集積回路
ブロックの入力部に入力電圧保持回路とデマルチプレク
サを、また出力部にマルチプレクサを有し、前記デマル
チプレクサの入力及びマルチプレクサの出力はそれぞれ
外部端子に接続し、前記デマルチプレクサ及びマルチプ
レクサの制御信号をクロックで発生する回路を具備する
ことを特徴とする半導体集積回路。
（２）前記半導体集積回路ブロックは、開発中または開
発済みの集積回路であり、これを１つの半導体チップに
複数個配置、配線し構成するものであることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路。
（３）前記デマルチプレクサの入力側の外部端子には、
前記各半導体集積回路ブロック用のテストパターンが時
分割で入力されるものであることを特徴とする特許請求
の範囲第１項または第２項に記載の半導体集積回路。
（４）前記入力電圧保持回路は、前記クロックの或るも
のの供給タイミングで、対応する半導体集積回路ブロッ
クの入力データを、後続のクロックにより後続の入力デ
ータが与えられるまで保持することを特徴とする特許請
求の範囲第１項または第２項に記載の半導体集積回路。
（５）前記クロック発生回路は、前記デマルチプレクサ
の各テスト信号伝達ゲートを全てオフさせるタイミング
を有するクロック信号を発生するものであることを特徴
とする特許請求の範囲第１項または第２項に記載の半導
体集積回路。