JPH01186601A - V↓2o↓3系セラミクス抵抗体素子 - Google Patents
V↓2o↓3系セラミクス抵抗体素子Info
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- JPH01186601A JPH01186601A JP614688A JP614688A JPH01186601A JP H01186601 A JPH01186601 A JP H01186601A JP 614688 A JP614688 A JP 614688A JP 614688 A JP614688 A JP 614688A JP H01186601 A JPH01186601 A JP H01186601A
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Landscapes
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、V2O,を主成分とする半導体セラミクスか
らなるPTC抵抗体素子に関し、特に耐熱衝撃性を向上
するとともにヒステリシスを抑制することにより、大電
流、大電力用の制限素子として採用できるようにしたV
2O3系抵抗体素子に関する。
らなるPTC抵抗体素子に関し、特に耐熱衝撃性を向上
するとともにヒステリシスを抑制することにより、大電
流、大電力用の制限素子として採用できるようにしたV
2O3系抵抗体素子に関する。
一般に、PTC抵抗体素子に採用される■tO3系半導
体セラミクスは、ある所定の温度で導体から絶縁体へ移
行する、いわゆるモソト転移を利用したものである。こ
のPTC抵抗体素子は、比抵抗が小さく、温度が上昇す
るにつれて抵抗が著しく増加する正の抵抗特性を示すこ
とから、大電流、大電力用の制限素子としての利用が期
待されている。
体セラミクスは、ある所定の温度で導体から絶縁体へ移
行する、いわゆるモソト転移を利用したものである。こ
のPTC抵抗体素子は、比抵抗が小さく、温度が上昇す
るにつれて抵抗が著しく増加する正の抵抗特性を示すこ
とから、大電流、大電力用の制限素子としての利用が期
待されている。
このような抵抗体素子としては、従来、例えば第4図に
示す構造のものが一般的である。この抵抗体素子10は
、丸棒状のV2O,系半導体素子1)の外周面にガラス
材12をコーティングし、両端面にCu製電極13を形
成し、これに端子13aを接続して構成されている。
示す構造のものが一般的である。この抵抗体素子10は
、丸棒状のV2O,系半導体素子1)の外周面にガラス
材12をコーティングし、両端面にCu製電極13を形
成し、これに端子13aを接続して構成されている。
しかしながら、上記従来のV、O,系セラミクスからな
るPTC抵抗体素子は、−船釣に、丸棒状に形成されて
いることから、印加電流値が大きくなり、自己発熱によ
って急激に温度上昇した場合、素子内の温度分布が不均
一となり、その温度差からクランクが発生し易く、耐熱
衝撃性が低いという問題がある。また、上記抵抗体素子
は、温度上昇時の往路と温度下降時の復路とでは別の抵
抗特性曲線を措くという履歴現象、いわゆるヒステリシ
スが大きいという問題もある。このことから、上記従来
のV2O,系抵抗体素子を大電流。
るPTC抵抗体素子は、−船釣に、丸棒状に形成されて
いることから、印加電流値が大きくなり、自己発熱によ
って急激に温度上昇した場合、素子内の温度分布が不均
一となり、その温度差からクランクが発生し易く、耐熱
衝撃性が低いという問題がある。また、上記抵抗体素子
は、温度上昇時の往路と温度下降時の復路とでは別の抵
抗特性曲線を措くという履歴現象、いわゆるヒステリシ
スが大きいという問題もある。このことから、上記従来
のV2O,系抵抗体素子を大電流。
大電力用の制限素子として採用するには、実用上の制約
が大きく、適用範囲が狭いという問題点がある。
が大きく、適用範囲が狭いという問題点がある。
本発明の目的は、上記熱衝撃によるクランク等の発生及
びヒステリシスを抑制することにより、大電流、大電力
用の制限素子として採用できるV2O、系セラミクス抵
抗体素子を提供することにある。
びヒステリシスを抑制することにより、大電流、大電力
用の制限素子として採用できるV2O、系セラミクス抵
抗体素子を提供することにある。
そこで本発明は、■、0.系セラミクス抵抗体素子にお
いて、該抵抗体素子を、v203系セラミクス層と、外
部電極に導通される内部電極とを交互に積層してなるl
fi層体としたことを特徴としている。
いて、該抵抗体素子を、v203系セラミクス層と、外
部電極に導通される内部電極とを交互に積層してなるl
fi層体としたことを特徴としている。
ここで、本発明における上記積層体は、例えば上記内部
電極が形成されたセラミクス層を複数積層するとともに
、これの−側面、及び他側面に上記内部電極の端面を露
出させ、これを一体焼結することによって実現できる。
電極が形成されたセラミクス層を複数積層するとともに
、これの−側面、及び他側面に上記内部電極の端面を露
出させ、これを一体焼結することによって実現できる。
なお、該焼結体の内部電極が露出された両側面に、該内
部電極に接続される外部電極を形成してもよい。
部電極に接続される外部電極を形成してもよい。
本発明に係る■!0.系セラミクス抵抗体素子によれば
、該抵抗体素子をセラミクス層と内部電極とを交互に積
層してなる積層体としたので、該谷内部電極からの熱が
積層体の中心部、外部とも略同−に伝わり、該抵抗体素
子の自己発熱による温度上昇は内部、外部とも略均−に
行われることになり、また冷却時においても温度は内部
、外部とも略均−に下降することになる。従って、従来
の抵抗体素子に生じていた中心部と外部とに生じる大き
な温度差を解消できるから、それだけクランクの発生を
防止でき、耐熱衝撃性を向上できる。
、該抵抗体素子をセラミクス層と内部電極とを交互に積
層してなる積層体としたので、該谷内部電極からの熱が
積層体の中心部、外部とも略同−に伝わり、該抵抗体素
子の自己発熱による温度上昇は内部、外部とも略均−に
行われることになり、また冷却時においても温度は内部
、外部とも略均−に下降することになる。従って、従来
の抵抗体素子に生じていた中心部と外部とに生じる大き
な温度差を解消できるから、それだけクランクの発生を
防止でき、耐熱衝撃性を向上できる。
また、上記抵抗体素子の温度の上昇、下降を均一にでき
ることから、ヒステリシスを大幅に小さくでき、その結
果電流、大電力用の制限素子として利用できる。
ることから、ヒステリシスを大幅に小さくでき、その結
果電流、大電力用の制限素子として利用できる。
以下、本発明の実施例を図について説明する。
第1図及び第2図は本発明の一実施例によるV、0.系
セラミクス抵抗体素子を説明するための図である。
セラミクス抵抗体素子を説明するための図である。
図において、■は本実施例のV2O,系セラミクス抵抗
体素子であり、これの外形は、幅1m。
体素子であり、これの外形は、幅1m。
高さ0.5鶴、長さ1.5鶴程度の直方休校のものであ
る。この抵抗体素子1は、■オ0.を主成分とするセラ
ミクス層2とタングステン(W)からなるd部電極3と
を交互に積層して、一体焼結された焼結体4の両側面4
a、4bにCuからなる外部電極5を被覆形成して構成
されている。なお、上記焼結体4の上、下面部分はダミ
ーとしてのセラミクス層6で覆われている。
る。この抵抗体素子1は、■オ0.を主成分とするセラ
ミクス層2とタングステン(W)からなるd部電極3と
を交互に積層して、一体焼結された焼結体4の両側面4
a、4bにCuからなる外部電極5を被覆形成して構成
されている。なお、上記焼結体4の上、下面部分はダミ
ーとしてのセラミクス層6で覆われている。
また、上記各内部電極3の端面部3aは、焼結体4の一
側面4aと他側面4bとに交互に導出されており、これ
以外の部分は上記焼結体4内に埋設されている。これに
より、上記各内部電極3は外部電極5に接続されている
。
側面4aと他側面4bとに交互に導出されており、これ
以外の部分は上記焼結体4内に埋設されている。これに
より、上記各内部電極3は外部電極5に接続されている
。
次に本実施例のV2O,系セラミクス抵抗体素子1の製
造方法について説明する。
造方法について説明する。
■ まず、粉砕を充分に行って得た平均粒径3μm以下
のV2O,の粉末に微量のcrtozの粉末を添加する
とともに、これに有機バインダー。
のV2O,の粉末に微量のcrtozの粉末を添加する
とともに、これに有機バインダー。
及び溶剤としてのトルエンを混合してスラリー状のセラ
ミクス材料を生成する。
ミクス材料を生成する。
■ 次に、上記セラミクス材料をドクターブレード法に
よって、所定の均一厚さのグリーンシートに成形した後
、乾燥させて所定の大きさにカッティングする。
よって、所定の均一厚さのグリーンシートに成形した後
、乾燥させて所定の大きさにカッティングする。
■ そして、上記グリーンシートの上面にペースト状の
Wを所定のパターン形状(後述の切断時に、第2図に示
すように、電極の一辺部分3aのみが外縁まで延び、他
の辺部分は内方に位置する形状)にスクリーン印刷して
多数の内部電極3を形成した後、該谷内部電極3が各グ
リーンシートを挟んで対向するように積層しく第2図参
照)、さらにこの積層されたシートの上、下にダミーと
してのセラミクスシートを重ねて積層体を成形する0次
に、この積層体をプレスによって積層方向に圧着した後
、所定寸法に切断する。するとこれにより、内部電極3
は、該積層体の両側面に位置する部分3aのみが外方に
露出し、残りの部分は上記各シート内に埋設され、一体
化されることとなる。
Wを所定のパターン形状(後述の切断時に、第2図に示
すように、電極の一辺部分3aのみが外縁まで延び、他
の辺部分は内方に位置する形状)にスクリーン印刷して
多数の内部電極3を形成した後、該谷内部電極3が各グ
リーンシートを挟んで対向するように積層しく第2図参
照)、さらにこの積層されたシートの上、下にダミーと
してのセラミクスシートを重ねて積層体を成形する0次
に、この積層体をプレスによって積層方向に圧着した後
、所定寸法に切断する。するとこれにより、内部電極3
は、該積層体の両側面に位置する部分3aのみが外方に
露出し、残りの部分は上記各シート内に埋設され、一体
化されることとなる。
■ 次に、上記所定寸法に切断された積層体を、N2雰
囲気中で1000℃X31)r加熱し、バインダーを燃
焼、焼失させる脱バインダー処理を行った後、続いて1
600℃x 3Hr焼成し、焼結体4を生成する。
囲気中で1000℃X31)r加熱し、バインダーを燃
焼、焼失させる脱バインダー処理を行った後、続いて1
600℃x 3Hr焼成し、焼結体4を生成する。
しかる後、上記焼結体4の両側面、つまり内部電極3の
露出面にペースト状のCu膜を塗布した後、これをH*
/Ng雰囲気中で950℃X30m1n焼き付けて外部
電極5を成形する。これにより本実施例のV、O,系セ
ラミクス抵抗体素子1が製造される。
露出面にペースト状のCu膜を塗布した後、これをH*
/Ng雰囲気中で950℃X30m1n焼き付けて外部
電極5を成形する。これにより本実施例のV、O,系セ
ラミクス抵抗体素子1が製造される。
次に本実施例の作用効果について説明する。
本実施例のv、03系セラミクス抵抗体素子1によれば
、セラミクス層2と内部電極3とを交互に積層すること
により、焼結体4の内部に熱伝導性の良いW型内部電極
3を多数、均一に介在させたので、焼結体4の中心部、
外部とも略同時に自己発熱を起こすことから、該焼結体
4の温度は内部、外部とも略均−に上昇することになり
、従って冷却時においても温度は内部、外部とも略均−
に下降することになる。その結果、従来の抵抗体素子に
生じていた中心部と外部との急激な温度差を解消できる
から、クラックの発生を回避でき、それだけ耐熱衝撃性
を向上できる。
、セラミクス層2と内部電極3とを交互に積層すること
により、焼結体4の内部に熱伝導性の良いW型内部電極
3を多数、均一に介在させたので、焼結体4の中心部、
外部とも略同時に自己発熱を起こすことから、該焼結体
4の温度は内部、外部とも略均−に上昇することになり
、従って冷却時においても温度は内部、外部とも略均−
に下降することになる。その結果、従来の抵抗体素子に
生じていた中心部と外部との急激な温度差を解消できる
から、クラックの発生を回避でき、それだけ耐熱衝撃性
を向上できる。
また、上記抵抗体素子1の自己発熱による温度の上昇、
下降を均一にできるので、温度上昇時の往路と下降時の
復路とにおける抵抗特性の差を小さくできるから、その
分ヒステリシスを抑制でき、その結果大電流、大電力用
の温度制限素子とじての採用が可能となる。
下降を均一にできるので、温度上昇時の往路と下降時の
復路とにおける抵抗特性の差を小さくできるから、その
分ヒステリシスを抑制でき、その結果大電流、大電力用
の温度制限素子とじての採用が可能となる。
さらに本実施例では、上記VtOsとCrtOlとの混
合物の平均粒径が3μm以下となるようにしたので、こ
の点からもヒステリシスを抑制できる効果が得られる。
合物の平均粒径が3μm以下となるようにしたので、こ
の点からもヒステリシスを抑制できる効果が得られる。
第3図は、本実施例によるV2O3系セラミクス抵抗体
素子lのヒステリシス抑制効果を説明するための温度と
抵抗値との関係の実験結果を示す特性図である。
素子lのヒステリシス抑制効果を説明するための温度と
抵抗値との関係の実験結果を示す特性図である。
この実験では、本実施例により製造された抵抗体素子1
と比較するために、第4図に示すような従来のv20.
系抵抗体素子10を採用した。この抵抗体素子10は、
大きさ10〜20鶴φ、0.1〜0゜05Ωのv20.
系半導体素子1)の外周面にガラス材12をコーティン
グし、該半導体素子1)の両側面にCu製電極13を形
成し、これに端子13aを接続して構成されている。
と比較するために、第4図に示すような従来のv20.
系抵抗体素子10を採用した。この抵抗体素子10は、
大きさ10〜20鶴φ、0.1〜0゜05Ωのv20.
系半導体素子1)の外周面にガラス材12をコーティン
グし、該半導体素子1)の両側面にCu製電極13を形
成し、これに端子13aを接続して構成されている。
第3図ialは本実施例の抵抗体素子1.第3図中)は
従来の抵抗体素子10の特性図を示す、同図からも明ら
かなように、従来の抵抗体素子10は、往路と復路とで
は30℃の差があるのに対して、本実施例の抵抗体素子
lは、5℃の差しか生じておらず、ヒステリシスを大幅
に小さくできていることがわかる。
従来の抵抗体素子10の特性図を示す、同図からも明ら
かなように、従来の抵抗体素子10は、往路と復路とで
は30℃の差があるのに対して、本実施例の抵抗体素子
lは、5℃の差しか生じておらず、ヒステリシスを大幅
に小さくできていることがわかる。
次に、上記両者を熱サイクルテストにかけて、特性良品
率を調べた。この熱サイクルテストは、25℃の常温時
における抵抗値を基準として、各抵抗体素子l、10を
0℃から100℃まで加熱し、さらに100℃から0℃
まで冷却する工程を1サイクルとし、これを1000サ
イクル繰り返した後測定した抵抗値が、上記基準抵抗値
の±5%以内のものを良品とする判定基準を設定して行
った。その結果、従来の抵抗体素子lOは、良品率は僅
か3%に過ぎなかったのに対して、本実施例の抵抗体素
子1は良品率97%であった。
率を調べた。この熱サイクルテストは、25℃の常温時
における抵抗値を基準として、各抵抗体素子l、10を
0℃から100℃まで加熱し、さらに100℃から0℃
まで冷却する工程を1サイクルとし、これを1000サ
イクル繰り返した後測定した抵抗値が、上記基準抵抗値
の±5%以内のものを良品とする判定基準を設定して行
った。その結果、従来の抵抗体素子lOは、良品率は僅
か3%に過ぎなかったのに対して、本実施例の抵抗体素
子1は良品率97%であった。
なお、上記実施例では、グリーンシートに電極を形成し
たものを積層するようにしたが、本発明の抵抗体素子は
この方法に限られるものではない。
たものを積層するようにしたが、本発明の抵抗体素子は
この方法に限られるものではない。
例えばフィルム上にペースト状のセラミクスをスクリー
ン印刷法により形成し、これの上に電極をスクリーン印
刷し、これを順次繰り返して積層体を形成してもよい。
ン印刷法により形成し、これの上に電極をスクリーン印
刷し、これを順次繰り返して積層体を形成してもよい。
以上のように本発明に係るv20.系セラミクス抵抗体
素子によれば、該抵抗体素子をセラミクス層と内部電極
とを交互に積層してなる積層体としたので、耐熱衝撃性
を向上できるとともに、ヒステリシスを抑制できるから
、大電流、大電力用の制限素子として利用できる効果が
ある。
素子によれば、該抵抗体素子をセラミクス層と内部電極
とを交互に積層してなる積層体としたので、耐熱衝撃性
を向上できるとともに、ヒステリシスを抑制できるから
、大電流、大電力用の制限素子として利用できる効果が
ある。
第1図は本発明の一実施例による■20.系セラミクス
抵抗体素子を説明するための断面正面図、第2図はその
内部電極が形成されたセラミクス層の積層状態を示す分
解斜視図、第3図ta)及び第3図(blはそれぞれ本
実施例、従来例の温度と抵抗値との関係を示す特性図、
第4U!Jは本実施例の効果を説明するための実験に採
用した従来のPTC抵抗体素子を示す断面正面図である
。 図において、1はVtOs系セラミクス抵抗体素子、2
はセラミクス層、3は内部電極、4は焼結体(積層体)
、5は外部電極である。
抵抗体素子を説明するための断面正面図、第2図はその
内部電極が形成されたセラミクス層の積層状態を示す分
解斜視図、第3図ta)及び第3図(blはそれぞれ本
実施例、従来例の温度と抵抗値との関係を示す特性図、
第4U!Jは本実施例の効果を説明するための実験に採
用した従来のPTC抵抗体素子を示す断面正面図である
。 図において、1はVtOs系セラミクス抵抗体素子、2
はセラミクス層、3は内部電極、4は焼結体(積層体)
、5は外部電極である。
Claims (2)
- (1)所定の温度で導体から絶縁体に転移する抵抗特性
を有するV_2O_3系セラミクス抵抗体素子において
、上記抵抗体素子が、セラミクス層と外部電極に導通さ
れる内部電極とを交互に積層してなる積層体であること
を特徴とするV_2O_3系セラミクス抵抗体素子。 - (2)上記積層体が、上記内部電極が形成されたセラミ
クス層を複数積層し、一体焼結してなる焼結体であるこ
とを特徴とする特許請求の範囲第1項記載のV_2O_
3系セラミクス抵抗体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP614688A JPH01186601A (ja) | 1988-01-14 | 1988-01-14 | V↓2o↓3系セラミクス抵抗体素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP614688A JPH01186601A (ja) | 1988-01-14 | 1988-01-14 | V↓2o↓3系セラミクス抵抗体素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01186601A true JPH01186601A (ja) | 1989-07-26 |
Family
ID=11630381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP614688A Pending JPH01186601A (ja) | 1988-01-14 | 1988-01-14 | V↓2o↓3系セラミクス抵抗体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01186601A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04320301A (ja) * | 1991-04-19 | 1992-11-11 | Murata Mfg Co Ltd | 急変サーミスタおよびその製造方法 |
US7633374B2 (en) | 2002-04-23 | 2009-12-15 | Epcos Ag | Positive temperature coefficient (PTC) component and method for the production thereof |
-
1988
- 1988-01-14 JP JP614688A patent/JPH01186601A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04320301A (ja) * | 1991-04-19 | 1992-11-11 | Murata Mfg Co Ltd | 急変サーミスタおよびその製造方法 |
US7633374B2 (en) | 2002-04-23 | 2009-12-15 | Epcos Ag | Positive temperature coefficient (PTC) component and method for the production thereof |
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