JPH01180149A - ビット位相合致判定回路 - Google Patents
ビット位相合致判定回路Info
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- JPH01180149A JPH01180149A JP63004129A JP412988A JPH01180149A JP H01180149 A JPH01180149 A JP H01180149A JP 63004129 A JP63004129 A JP 63004129A JP 412988 A JP412988 A JP 412988A JP H01180149 A JPH01180149 A JP H01180149A
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- JP
- Japan
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- circuit
- signal
- switching
- bit
- line
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- Granted
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- 238000001514 detection method Methods 0.000 abstract description 16
- 238000005562 fading Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＮ（Ｎ＝１．２、・・・・・・）本の現用回線
に対して１本の予備回線が設けられている伝送システム
の回線切替方式におけるビット位相合致判定回路に関す
る。
に対して１本の予備回線が設けられている伝送システム
の回線切替方式におけるビット位相合致判定回路に関す
る。
ディジタルマイクロ波通信システムの現用回線と予備回
線とで並列伝送される２つのデータ信号は、現用回線と
予備回線間の伝搬遅延時間等のためにビット位相が必ず
しも一致しない。しかも、伝搬遅延差は時間的に変動す
るので、２つのデータ信号間のビット位相ずれも時間的
に変動する。
線とで並列伝送される２つのデータ信号は、現用回線と
予備回線間の伝搬遅延時間等のためにビット位相が必ず
しも一致しない。しかも、伝搬遅延差は時間的に変動す
るので、２つのデータ信号間のビット位相ずれも時間的
に変動する。
ビット位相が一致していない状態で現用回線と予備回線
とを切替ると、切替時にビット誤りが生じる。このビッ
ト誤りの発生を回避するため、ビ。
とを切替ると、切替時にビット誤りが生じる。このビッ
ト誤りの発生を回避するため、ビ。
ト位相合致検出回路で、二つのデータ信号間のビット及
び位相が一致しているかいないかを判定し、一致してい
なければ相対ビット位相を強制的にずらして一致させ、
その後に回線切替を行う方式がとられている。
び位相が一致しているかいないかを判定し、一致してい
なければ相対ビット位相を強制的にずらして一致させ、
その後に回線切替を行う方式がとられている。
第２図は上述の回線切替方式における従来のビット位相
合致判定回路を示すプロ、り図である。
合致判定回路を示すプロ、り図である。
まず、ある現用回線から予備回線にヒツトレス切替する
際の、この回路の動作を説明する。
際の、この回路の動作を説明する。
図中、切替回路１０１にはデータ信号１１が入力されて
いる。このデータ信号１１は現用回線に流れると同じデ
ータ信号が予備回線を介して伝送されてきたものである
。切替回路１０１に制御信号１３が与えられると、デー
タ信号１１は出力信号１４として比較回路１０２に出力
される。比較回路１０２はこの出力信号１４と現用回線
のデータ信号１２を受け、これら信号をビットごとに比
較し、すなわち現用回線と予備回線のデータ信号をビッ
トごとに比較し、比較結果としてビット比較信号１５を
出力する。ビット比較信号１５は、例えば信号１２と信
号１４が一致した場合には“０”、不一致の場合には“
１”になるものとする。このビット比較信号１５は第１
及び第２の計数回路１０３及び１０４に与えられる。第
１の計数回路１０３はビット比較信号１５の“０”の回
数、すなわち“一致”回数をある期間毎に計数し、計数
値が第１のしきい値を越えると負のパルス１６を出力す
る。第２の計数回路１０４はビット比較信号１５の“１
”の回数すなわち“不一致”回数をある期間毎に計数し
、計数値が第２のしきい値を越えると負のパルス１７を
出力スル。
いる。このデータ信号１１は現用回線に流れると同じデ
ータ信号が予備回線を介して伝送されてきたものである
。切替回路１０１に制御信号１３が与えられると、デー
タ信号１１は出力信号１４として比較回路１０２に出力
される。比較回路１０２はこの出力信号１４と現用回線
のデータ信号１２を受け、これら信号をビットごとに比
較し、すなわち現用回線と予備回線のデータ信号をビッ
トごとに比較し、比較結果としてビット比較信号１５を
出力する。ビット比較信号１５は、例えば信号１２と信
号１４が一致した場合には“０”、不一致の場合には“
１”になるものとする。このビット比較信号１５は第１
及び第２の計数回路１０３及び１０４に与えられる。第
１の計数回路１０３はビット比較信号１５の“０”の回
数、すなわち“一致”回数をある期間毎に計数し、計数
値が第１のしきい値を越えると負のパルス１６を出力す
る。第２の計数回路１０４はビット比較信号１５の“１
”の回数すなわち“不一致”回数をある期間毎に計数し
、計数値が第２のしきい値を越えると負のパルス１７を
出力スル。
これらパルス１６及びＩＴはＲ−Ｓフリップフロップ回
路２０２に与えられる。Ｒ−Ｓフリップフロップ回路２
０２はＮＡＮＤ回路１０５及び１０７で構成されており
、パルス１６でセットサれ、パルス１７でリセットされ
る。すなわちＲ−Ｓフリップフロップ回路２０２の出力
である位相合致検出信号１８はパルス１６が入力すると
“１” （一致検出）、パルス１７が入力すると“０″
（不一致検出）となる。
路２０２に与えられる。Ｒ−Ｓフリップフロップ回路２
０２はＮＡＮＤ回路１０５及び１０７で構成されており
、パルス１６でセットサれ、パルス１７でリセットされ
る。すなわちＲ−Ｓフリップフロップ回路２０２の出力
である位相合致検出信号１８はパルス１６が入力すると
“１” （一致検出）、パルス１７が入力すると“０″
（不一致検出）となる。
位相合致信号１８が“１”すなわち一致検出をすると、
現用回線から予備回線への切替を行う。
現用回線から予備回線への切替を行う。
一致検出されたということはビット位相が同期されたこ
とになるので、この切替はヒツトレス切替になる。
とになるので、この切替はヒツトレス切替になる。
次にこの従来回路を用いて、予備回線から現用回線への
切替え（切戻し）動作を説明する。比較回路１０２には
、現用回線のデータ信号１２と、このデータ信号１２と
同じ信号が予備回線を介して伝送されてきた信号１１（
出力信号１４）が与えられている。つまり、ここでは制
御信号１３は切替回路１０１に与えられている。いま、
予備回線から現用回線へのヒツトレス切替えが完了し、
その後予備回線にデータ信号１２を流すのを止めた場合
を考える。どの場合、第２の計数回路１０４によりある
期間“不一致”回数が計数され、Ｒ−Ｓフリップフロッ
プ回路２０２にはパルス１７が与えられる。その結果Ｒ
−Ｓフリップフロ、ブ回路２０２は、位相合致検出信号
１８として“不一致検出”を出力する。この出力によっ
て切替終了を知ることができる。
切替え（切戻し）動作を説明する。比較回路１０２には
、現用回線のデータ信号１２と、このデータ信号１２と
同じ信号が予備回線を介して伝送されてきた信号１１（
出力信号１４）が与えられている。つまり、ここでは制
御信号１３は切替回路１０１に与えられている。いま、
予備回線から現用回線へのヒツトレス切替えが完了し、
その後予備回線にデータ信号１２を流すのを止めた場合
を考える。どの場合、第２の計数回路１０４によりある
期間“不一致”回数が計数され、Ｒ−Ｓフリップフロッ
プ回路２０２にはパルス１７が与えられる。その結果Ｒ
−Ｓフリップフロ、ブ回路２０２は、位相合致検出信号
１８として“不一致検出”を出力する。この出力によっ
て切替終了を知ることができる。
ところで、ビット誤りなしで切替、即ちヒツトレス切替
を行うために、ビット位相合致判定には、高い信頼度が
要求されている。例えば、データ通信などでフレームパ
ルスの後のデータ列に“１”あるいは“０”が連続して
伝送された場合など、短いビット比較監視時間では正し
い判定結果が得られない。ところが、このような場合で
、かつビット誤り率がｌＸｌ０−”程度まで劣化した場
合でも、正しい判定結果が得られるようになっていなけ
ればならない。このため、通常前述の“−致”、′不一
致”を計数する期間は、相当長くする必要がある。
を行うために、ビット位相合致判定には、高い信頼度が
要求されている。例えば、データ通信などでフレームパ
ルスの後のデータ列に“１”あるいは“０”が連続して
伝送された場合など、短いビット比較監視時間では正し
い判定結果が得られない。ところが、このような場合で
、かつビット誤り率がｌＸｌ０−”程度まで劣化した場
合でも、正しい判定結果が得られるようになっていなけ
ればならない。このため、通常前述の“−致”、′不一
致”を計数する期間は、相当長くする必要がある。
ここで、同一現用回線に集中的にフェージング等が発生
し現用予備の切替が頻繁に行なわれる状況を考える。こ
のような状況下では、切替終了を示す不一致検出時間が
前述の期間必要であるとすると、次の切替に即座に移れ
ない。すなわち切替に要する時間が長くかかるのでヒツ
トレス切替が行なえない場合が生じる。
し現用予備の切替が頻繁に行なわれる状況を考える。こ
のような状況下では、切替終了を示す不一致検出時間が
前述の期間必要であるとすると、次の切替に即座に移れ
ない。すなわち切替に要する時間が長くかかるのでヒツ
トレス切替が行なえない場合が生じる。
そこで本発明では切替に要する時間を短かくして、しか
もヒツトレス切替が可能なビット位相合致検出回路を提
供することを目的とする。
もヒツトレス切替が可能なビット位相合致検出回路を提
供することを目的とする。
上記目的を達成するために本発明によれば、Ｎ（≧１）
個の現用回線に対して予備回線が設けられている切替シ
ステムにおける現用及び予備回線間のビット及び位相の
合致判定回路において、現用及び予備回線のデータ信号
をビット毎に比較し、比較結果を出力する比較回路と、
制御信号が与えられると前記予備回線のデータ信号を比
較回路へ出力する切替回路と、比較回路の比較結果の一
致回数をある期間ごとに計数してその計数結果が第１の
しきい値に達すると第１のパルスを出力する第１の計数
回路と、比較回路の比較結果の不一致回数をある期間ご
とに計数してその計数結果が第２のしきい値に達すると
第２のパルスを出力する第２の計数回路と、第１のパル
スの入力により第１の状態を出力し、第２のパルスの入
力又は、制御信号の解除により第２の状態を出力する論
理回路とを備えたことを特徴とするビット位相合致判定
回路が得られる。
個の現用回線に対して予備回線が設けられている切替シ
ステムにおける現用及び予備回線間のビット及び位相の
合致判定回路において、現用及び予備回線のデータ信号
をビット毎に比較し、比較結果を出力する比較回路と、
制御信号が与えられると前記予備回線のデータ信号を比
較回路へ出力する切替回路と、比較回路の比較結果の一
致回数をある期間ごとに計数してその計数結果が第１の
しきい値に達すると第１のパルスを出力する第１の計数
回路と、比較回路の比較結果の不一致回数をある期間ご
とに計数してその計数結果が第２のしきい値に達すると
第２のパルスを出力する第２の計数回路と、第１のパル
スの入力により第１の状態を出力し、第２のパルスの入
力又は、制御信号の解除により第２の状態を出力する論
理回路とを備えたことを特徴とするビット位相合致判定
回路が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明のビット位相合致検出回路の一実施例を
示すブロック図である。なお、第２図の従来例と共通す
る部分については同一の符号で表す。
示すブロック図である。なお、第２図の従来例と共通す
る部分については同一の符号で表す。
切替回路１０１．比較回路１０２．第一の計数回路１０
３．第二の計数回路１０４の動作は従来例と同じである
。Ｒ−Ｓフリ、プフロップ２０１はＮＡＮＤ１０５，１
０６で構成されている。このＲ−Ｓフリップフロップは
パルス１６でセットされ、従来回路と同様のパルス１７
あるいは切替回路１０１に与えられる制御信号１３の解
除によりリセットされる。
３．第二の計数回路１０４の動作は従来例と同じである
。Ｒ−Ｓフリ、プフロップ２０１はＮＡＮＤ１０５，１
０６で構成されている。このＲ−Ｓフリップフロップは
パルス１６でセットされ、従来回路と同様のパルス１７
あるいは切替回路１０１に与えられる制御信号１３の解
除によりリセットされる。
したがって、Ｒ−３型フリツプフロツプ２０２は信号分
岐制御信号の解除により即座に位相合致信号１８を“不
一致検出”にする。すなわち、本発明は切戻し時の現用
・予備回線間の不一致検出時間を従来に比べ短縮してい
るので、同一現用回線にて、集中的に回線切替が行なわ
れるような状況下でも、ヒツトレス切替による回線の救
済が可能となる。
岐制御信号の解除により即座に位相合致信号１８を“不
一致検出”にする。すなわち、本発明は切戻し時の現用
・予備回線間の不一致検出時間を従来に比べ短縮してい
るので、同一現用回線にて、集中的に回線切替が行なわ
れるような状況下でも、ヒツトレス切替による回線の救
済が可能となる。
なお、本発明は上記実施例に限定されるものでない。例
えば、従来例において信号分岐制御信号１３を第二の計
数回路に入力する構成とし、信号゛ 分岐制御信号１３
の解除によって、負のパルス１７が出力されるようにす
れば、上記実施例と同等の動作する回路が得られる。
えば、従来例において信号分岐制御信号１３を第二の計
数回路に入力する構成とし、信号゛ 分岐制御信号１３
の解除によって、負のパルス１７が出力されるようにす
れば、上記実施例と同等の動作する回路が得られる。
以上説明したように本発明は、予備回線から現用回線へ
の信号分岐を制御する信号の解除によりビット位相合致
信号を不一致としているので、従来に比べ切戻し時の不
一致検出時間を短縮できる効果がある。すなわち、フェ
ージングなどにより同一現用回線において、回線切替が
頻繁に行なわれるような状況下においても、不一致検出
時間の短縮によりトータルの切替時間が短縮されるので
ヒツトレス切替が可能になるという効果がある。
の信号分岐を制御する信号の解除によりビット位相合致
信号を不一致としているので、従来に比べ切戻し時の不
一致検出時間を短縮できる効果がある。すなわち、フェ
ージングなどにより同一現用回線において、回線切替が
頻繁に行なわれるような状況下においても、不一致検出
時間の短縮によりトータルの切替時間が短縮されるので
ヒツトレス切替が可能になるという効果がある。
第１図は本発明のビット位相合致検出回路の一実施例を
示すブロック図、第２図は従来のビット位相合致検出回
路を示すブロック図である。 １０１・・・・・・切替回路、１０２・・・・・・比較
回路、１０３・・・・・・第一の計数回路、１０４・・
・・・・第二の計数回路、１０５，１０６，１０７・・
・・・・ＮＡＮＤ回路、２０１，２０２・・・・・・Ｒ
−Ｓフリップフロップ回路。 代理人 弁理士 内 原 音
示すブロック図、第２図は従来のビット位相合致検出回
路を示すブロック図である。 １０１・・・・・・切替回路、１０２・・・・・・比較
回路、１０３・・・・・・第一の計数回路、１０４・・
・・・・第二の計数回路、１０５，１０６，１０７・・
・・・・ＮＡＮＤ回路、２０１，２０２・・・・・・Ｒ
−Ｓフリップフロップ回路。 代理人 弁理士 内 原 音
Claims (1)
- Ｎ（≧１）個の現用回線に対して予備回線が設けられて
いる切替システムにおける現用及び予備回線間のビット
及び位相の合致判定回路において、前記現用及び予備回
線のデータ信号をビット毎に比較し比較結果を出力する
比較回路と；制御信号が与えられると前記予備回線のデ
ータ信号を前記比較回路へ出力する切替回路と；前記比
較回路の比較結果の１致回数をある期間ごとに計数して
その計数結果が第１のしきい値に達すると第１のパルス
を出力する第１の計数回路と；前記比較回路の比較結果
の不一致回数をある期間ごとに計数してその計数結果が
第２のしきい値に達すると第２のパルスを出力する第２
の計数回路と；前記第１のパルスの入力により第１の状
態を出力し、前記第２のパルスの入力又は前記制御信号
の解除により第２の状態を出力する論理回路とを備えた
ことを特徴とするビット位相合致判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004129A JPH0683189B2 (ja) | 1988-01-11 | 1988-01-11 | ビット位相合致判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004129A JPH0683189B2 (ja) | 1988-01-11 | 1988-01-11 | ビット位相合致判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01180149A true JPH01180149A (ja) | 1989-07-18 |
| JPH0683189B2 JPH0683189B2 (ja) | 1994-10-19 |
Family
ID=11576176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004129A Expired - Fee Related JPH0683189B2 (ja) | 1988-01-11 | 1988-01-11 | ビット位相合致判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683189B2 (ja) |
-
1988
- 1988-01-11 JP JP63004129A patent/JPH0683189B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683189B2 (ja) | 1994-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |