JPH01177731A - 無線回線終端装置における制御ビット処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 サービス統合ディジタル網（ＩＳＤＮ）用無線回線終端
装置におけるコントロールビットとステータスビットの
処理方式に関し、 無線口１１復帰後に最下位層の物理的インタフェースの
動作を自動的に継続させることを目的とし、加入者側と
交換機側との間で最下位層の物理的インタフェースを起
動するために無線回線を介して誤り検出用ビットと共に
入力された制御ビットを処理する無線回線終端装置にお
ける制御ビット処理方式であって、Ｍ　ＩＩＩ　ｍビッ
トと該誤り検出用ビットとが時系列的に交互に合成され
ると共に、該誤り検出用ビットはその誤りを検出すべき
該制御ビットより所定マルチフレーム分遅延されて合成
された信号を順次に記憶する第１の記憶手段と、該第１
の記憶手段よりの該誤り検出用ビットに基づいて該所定
マルチフレームｇ、前の該Ｉ１１御ビットの誤り検出を
行なう誤り検出回路と、該第１の記憶手段から取り出さ
れた該制御ビットを該所定マルチフレーム分遅延する遅
延回路と、該遅延回路よりの遅延制御ビットが供給され
、これを記憶した後順次に出力する第２の記憶手段と、
少なくとも該誤り検出回路による誤りの有無の検出結果
に基づいて該第２の記憶手段の出力をυＩｔｌｌＬ、、
誤り検出時は該第２の記憶手段より該所定マルチフレー
ム以前の正しい該制御ビットを繰り返し取り出し、誤り
が無いときは該第２の記憶手段の入力制御ビットをその
まま取り出す制御手段とより構成する。

〔産業上の利用分野〕

本発明は無線回線終端装置における制御ビット処理方式
に係り、特にサービス統合ディジタル網（ＩＳＤＮ）用
無線回線終端装置におけるコントロールビットとステー
タスビットの処理方式に関する。

〔従来の技術〕

伝送路と交換機をディジタルで統合化して、電話、デー
タ、画像など各種通信サービスを統一的なインタフェー
スで提供しようとするネットワークとしてサービス統合
ディジタル網（ＩＳＤＮ：Ｉｎｔｅｇｒａｔｅｄ　５ｅ
ｒｖｉｃｅｓ　Ｄｉｇｉｔａｌ　Ｎｅｔｗｏｒｋ）が知
られている。

このｌ５ＤＮの伝送路としては、ケーブルを用いたディ
ジタル加入者線が知られているが、近年、第４図に示す
如く、無線回線を用いたｌ５ＤＮ用無線回線システムが
考えられている。

第４図において、１は交換機、２は局内側無線終端装置
、３はアンテナ３ａを有する基地側無線機、４はアンテ
ナ４ａを有する加入者側無線機、５は加入者用無線回線
終端装置、６はｌインターフェースの１点である。

このＩ　ＳＯＮ用無線システムでは全２重通信を実現す
るために、局内側無線回線終端装置２及び加入者用無線
回線終端袋Ｍ５が夫々設けられている。基地側無線機３
より加入者側照゛線！Ｉ４に到る下り回線で伝送される
信号は情報データと制御ビットとしてのコントロールビ
ット（以下「ＣＯビット」と記す）とパリティビット（
以下「Ｐピット」と記す）があり、制御ビットだけに着
目すると第５図（Ａ）に示す如き信号フォーマットで伝
送される。上記のＣＯビットは回線制御等を指示する制
御ビットである。

一方、加入者側無線機４より基地側無線機３に到る上り
回線で伝送される信号は情報データと制御ビットとして
のステータスビット（以下「ＳＴビット」と記す）とＰ
ビットがあり、制御ビットだけに着目すると第５図（，
８）に示す如ぎ信号フォーマットで伝送される。上記の
ＳＴビットはＣＯビットにより指示された結果の確認通
知用ビットである。またＰビットはＣＯビットヤＳＴビ
ットの誤り検出用ビットである。

このようなＩ　ＳＤＮ用無線機回線システムにおいて、
基地側無線機と加入者側無線機との間の通信可能の確認
を行なう最下位層の物理的インターフェース（以下「レ
イヤ１」と記す）を起動状態にするには、交換機１側と
加入者側との間でＣＯビットとＳＴビットを用いて、一
定のシーケンスに基づいて相互にデータを交換しなけれ
ばならない。

上記のＣＯビットは無線フォーマットの規格の面からｌ
５ＤＮにおいては１加入者当り２４マルチフレーム（Ｍ
Ｆ）で伝送される。第６図は伝送信号を示し、１番目の
データ＃ＩＤＡＴＡの次に伝送される１番目のＣＯビッ
トＣＯ＃１は、各マルチフレームにおいて１．２．３番
目のビット順で、かつ、１マルチフレーム目から８マル
チフレーム目まで伝送され、次の９マルチフレーム目で
１番目のＰビットＰ＃１が伝送される。

加入者用無線口ａｎ端装置５は、第７図に示す如き構成
が考えられる。同図中、８及び１０はレジスタ、９はパ
リティチエツク回路、１１はクロック発生回路である。

ＣＯビットはレジスタ８に供給され、第６図に示したよ
うに１〜８ＮＰルチフレームで伝送されたＣＯビットが
レジスタに蓄積された後、次の９マルチフレーム目に入
力されたＰビットによりパリティチエツク回路９におい
てＣＯビットのパリティチエツクが行なわれ、誤りがな
いときは次段のレジスタ１０へｃｏビットのみがパラレ
ルに伝送され、更にこれよりクロツタ発生回路１１より
のクロックパルスに基づいてシリアルに３ＭＦで出力さ
れる。

一方、上記のパリティチエツクの結果エラーが有ること
が検出された場合は、そのときレジスタ１０に蓄積され
ている、誤りの有るＣＯピットは固定され誤りのないＣ
Ｏビットが受信されるまで書き替えは行なわれない（フ
リージング）。

局内側無線回線終端装置２においてもＳＴビットに対し
て上記と同様のパリティチエツクがＰビットを用いて行
われる。

〔発明が解決しようとする問題点〕

いま、レイヤ１が起動状態で通信中のｌ５ＤＮ用無線回
線を想定すると、無線区間における降雨等による電波レ
ベルの減衰とか、雷号−ジ等でｃｏピットにエラーが発
生した場合、第６図に示したように９マルチフレーム目
のＰピットで１〜８マルチフレームのＣＯビットをフリ
ージングするため、誤ったｃｏビットが加入者側の端末
と接続された状態となり、この状態で加入者側で間違っ
た命令を受けたり、同期はずれ等によりレイヤ１が停止
する。

このため、無線回線が復帰し、パリティチエツクにより
誤り無しの結果が得られたとしても、レイヤ１は停止し
たままとなり、新たにＣＯビットとＳＴピットの受は渡
しをしないとレイヤ１の動作を再開できないという問題
点があった。

また、加入者用無線回線終端装ｖｊ１５内で発生する障
害場所検索用ピット（ＡＩＳ）が“１″になると（障害
が発生すると）、ＣＯビットをオール“０”にしてしま
う構成になっているため、エラーレートの低い場合でも
瞬間的にＡＩＳが°１″になると、無線回線断となり、
レイヤ１が停止してしまい、−度レイヤ１が停止すると
自動復帰しないという問題点があった。

本発明は上記の点に鑑みてなされたもので、無線回線復
帰後にレイヤ１の動作を自動的に継続させることができ
る無線回線終端装置におけるｌｌｌｌ１１ビット処理方
式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。同図中、１０
は第１の記憶手段、１１は制御ピットの誤り検出を行な
う誤り検出回路、１２は制御ビットを所定マルチフレー
ム分遅延する遅延回路、１３は第２の記憶手段、１４は
第２の記憶手段１３を制御する制御手段である。

第１の記憶手段１０は制御ビットと誤り検出用ピットと
が時系列的に交互に合成されると共に、誤り検出用ピッ
トはその誤りを検出すべぎ制御ビットより所定マルチフ
レーム分遅延されて合成された信号を順次に記憶する。

１ＩＩｊＩ１１手段１４は少なくとも誤り検出回路１１
による誤りの有無の検出結果に基づいて第２の記憶手段
（１３）の出力を制御する。

〔作用〕

加入者側と交換機側との間で最下位層の物理的インタフ
ェースを起動するために無線回線を介して誤り検出用ビ
ットと共に入力された制御ビットを処理する無線回線終
端装置において、上記の誤り検出用ビットはその誤りを
検出すべき制御ビットより所定マルチフレーム分遅延さ
れて上記の制′御ビットに合成されて第１の記憶手段１
０に供給される。

誤り検出回路１１は第１の記憶手段１０よりの制御ビッ
トと誤り検出用ビットとから制御ビットの誤りの有無を
検出し、その検出結果を制御手段１４に供給する。

ここで、第２の記憶手段１３により記憶されている制御
ビットは、誤り検出回路１１により誤り検出された制御
ビットよりも所定マルチフレーム分以前の制御ビットで
あり、上記の誤り検出により誤り無しと検出されたとき
は１ＩＩｌ１１手段１４により次の遅延回路１２よりの
制御ビットが第２の記憶手段１３を通してそのまま出力
され、誤り有りと検出されたときはそのとき第２の記憶
手段１１により記憶されているｔｓｍビットが繰り返し
出力される。

従って、誤りが検出されたときは誤りが起る以前の正し
いυ１１１１ピットの状態で加入者側の端末等と接続さ
れる。

〔実施例〕

第２図は本発明の一実施例のブロック図を示す。

本実施例は前記加入者用無線回線終端装置５に適用した
もので、同図中、第１図と同−橘成部分には同一符号を
付しである。第２図において、１６はレジスタ、１７は
パリティチエツク回路、１８は２４ＭＦデータ遅延制御
回路、１９はレジスタ、２０はＯＲ回路、２１は一定時
間以上、前記ＡＩＳが“°１”のとき“１”となる制御
信号の入力端子、２２はクロック発生回路である。

本実施例においてはレジスタ１６には第３図（Ａ）に示
す如く、制御ビットに着目した場合、１番目のＣＯビッ
トＣＯ＃１の次に０番目のｃＯビットの誤り検出用パリ
ティビットＰ＃０が合成され、更に、ＣＯ＃２．Ｐ＃１
．ＣＯ＃３゜Ｐ＃２・・・の順で時系列的に合成された
ディジタル信号が入力され、ここで順次記憶される。す
なわち、上記のディジタル信号中の誤り検出用Ｐビット
は、その誤りを検出すべきＣＯビットに対して２４ＭＦ
遅延されている。

レジスタ１６から取り出されたＣＯピットとＰピットと
はパリティチエツク回路１７に供給され、ここで、２４
ＭＦ離れているＣＯビットとＰビットとによりパリティ
チエツクが行なわれる一方、ＣＯビットのみが２４ＭＦ
データ遅延回路１８で２４ＭＦ遅延された後レジスタ１
９へパラレルに供給される。従って、レジスタ１９に例
えばｃ。

＃１が一時記憶されているときは、２４ＭＦデータ遅延
制御回路１８にはＣＯ＃２が存在し、レジスタ１６には
ＣＯ＃３が保持され、パリティチエツク回路１７はＰ＃
２を用いて得たＣＯ＃２の誤りの有無の検出結果をＯＲ
回路２０へ出力する。

ＣＯ＃２が正常のときはＯＲ回路２０の出力信号に基づ
きレジスタ１９は正常のＣＯピットＣＯ＃１をクロック
発生回路２２よりのクロックパルスに同期してシリアル
に３ＭＦで読み出した後、ＣＯ＃２を同様にシリアルに
３ＭＦで読み出す。

これに対し、パリティチエツクの結果、ＣＯ＃２か誤り
であると検出されたときは、ＯＲ回路２０の出力信号が
論理“１″となり、これに基づきレジスタ１９はＣＯ＃
２を書き込まず、正常のＣＯビットＣＯ＃１をシリアル
に２回繰り返して読み出してその値を固定保持する（フ
リージングする）。従って、パリティチエツクの結果誤
りが検出されたときも、レジスタ１９からは正しいｃｏ
ビットが出力される。

次にＣＯ＃３が正しいと判定されたときは、レジスタ１
９は２４ＭＦデータ遅延回路１８よりのＣＯ＃３を保持
しシリアルに３ＭＦで出力する。

従って、ＣＯ＃２の誤り発生によるレイヤ１の停止を防
止できる。

また、入力端子２１にはＡＩＳが一定期間以上“１”が
継続した場合に初めて“１″となる制御信号が入力され
るため、無線回線のｌＩ所によりＡＩｓが上記一定期間
以内において“１”となったとしても、上記のレジスタ
１９は正しいＣＯビットを固定保持するフリージング状
態とされるので、無線回線が全て正常に復帰した時点で
レイヤ１により速やかにデータ通信が再開されるように
なる。

なお、上りＡＩＳのリターンとしてＦり回線のＣＯピッ
トがオール“０”のときもフリージングし、ある一定時
間以内に、オール“０”が解除されなけれれば、ＡＩＳ
が確立したと判断して下り回線のオール″０′のＣＯピ
ットを選出する。

このようにして、同期はずれ、一定時間以上回線断等以
外のレイヤ１の停止を防止することができる。

なお本発明は局内側無線回線終端装置２に適用すること
もでき、この場合は例えば第３図（Ｂ）に示す如きフォ
ーマットのディジタル信号中のＳＴビットに本発明が適
用される。

〔発明の効果〕

上述の如く、本発明によれば、降雨による電波レベルの
減衰、雷サージ等の無線回線特有の瞬断発生時において
も、無線回線が復帰した場合に自動的にレイヤ１の動作
を継続させることができ、またエラーレイトが極めて低
いにも拘らず、レイヤ１のみ停止してしまうことを防止
でき、更にＣＯビットやＳＴビットの各ビット毎に保護
を設は一定回数連続して同一値を受信したときのみその
値を正しいと判定するような方法も考えられるが、その
方法で必要となる計４８ビット分の保護回路が不要で簡
単、かつ、小形の構成にできる等の特長を有するもので
ある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のブロック図、第３図は本発
明における要部の信号フォーマット説明図、 第４図はｌ５ＤＮ用無線回線システムの一例の構成図、 第５図は第４図の要部の信号フォーマット説明図、 第６図は伝送信号の一例の説明図、 第７図は従来の一例のブロック図である。 図において、 １０は第１の記憶手段、 １１は誤り検出回路、 １２遅延回路、 １３は第２の記憶手段、 １４は制御手段 を示す。 第１図 本発明の一実施例のブロック図 第２図 下り回線 上り回線 本発明における要部の信号フォーマット説明図第３図 ｌ５ＤＮ用無線回線システムの一例の構成図第４図 下り回線 上り回線 第４図の要部の信号フォーマット説明図第５図 伝送信号の一例の説明図 第６図 従来の一例のブロック図 第７図

Claims (1)

1. 【特許請求の範囲】 加入者側と交換機側との間で最下位層の物理的インタフ
   ェースを起動するために無線回線を介して誤り検出用ビ
   ットと共に入力された制御ビットを処理する無線回線終
   端装置における制御ビット処理方式であつて、 該制御ビットと該誤り検出用ビットとが時系列的に交互
   に合成されると共に、該誤り検出用ビットはその誤りを
   検出すべき該制御ビットより所定マルチフレーム分遅延
   されて合成された信号を順次に記憶する第１の記憶手段
   （１０）と、 該第１の記憶手段（１０）よりの該誤り検出用ビットに
   基づいて該所定マルチフレーム以前の該制御ビットの誤
   り検出を行なう誤り検出回路（１１）と、 該第１の記憶手段（１０）から取り出された該制御ビッ
   トを該所定マルチフレーム分遅延する遅延回路（１２）
   と、 該遅延回路（１２）よりの遅延制御ビットが供給され、
   これを記憶した後順次に出力する第２の記憶手段（１３
   ）と、 少なくとも該誤り検出回路（１１）による誤りの有無の
   検出結果に基づいて該第２の記憶手段（１３）の出力を
   制御し、誤り検出時は該第２の記憶手段（１３）より該
   所定マルチフレーム以前の正しい該制御ビットを繰り返
   し取り出し、誤りが無いときは該第２の記憶手段（１３
   ）の入力制御ビットをそのまま取り出す制御手段（１４
   ）とよりなることを特徴とする無線回線終端装置におけ
   る制御ビット処理方式。