JPH08331103A - 符号化データ保護回路 - Google Patents
符号化データ保護回路Info
- Publication number
- JPH08331103A JPH08331103A JP15557895A JP15557895A JPH08331103A JP H08331103 A JPH08331103 A JP H08331103A JP 15557895 A JP15557895 A JP 15557895A JP 15557895 A JP15557895 A JP 15557895A JP H08331103 A JPH08331103 A JP H08331103A
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- JP
- Japan
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- error
- coded data
- circuit
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- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 符号化データ中のヘッダ情報に欠陥（欠落や
破壊）が有った場合、それを最新の正常なヘッダ情報に
置き換えることにより、復号化処理自体の破綻を防止
し、復号化処理の安定性を確保する。 【構成】 誤り訂正回路１で誤り訂正された符号化デー
タｂを遅延回路２で一定時間遅延させ、その遅延された
符号化データｃをメモリ回路３に記憶する。誤り訂正回
路１からのヘッダエラー信号ｆに基づいて、エラー制御
回路５によりメモリ回路３の書き込みと読み出しを制御
するとともに、セレクタ回路４を切り替え、欠陥が有っ
たヘッダ情報を、その直前にメモリ回路３に記憶されて
いた正常のヘッダ情報と置換する。
破壊）が有った場合、それを最新の正常なヘッダ情報に
置き換えることにより、復号化処理自体の破綻を防止
し、復号化処理の安定性を確保する。 【構成】 誤り訂正回路１で誤り訂正された符号化デー
タｂを遅延回路２で一定時間遅延させ、その遅延された
符号化データｃをメモリ回路３に記憶する。誤り訂正回
路１からのヘッダエラー信号ｆに基づいて、エラー制御
回路５によりメモリ回路３の書き込みと読み出しを制御
するとともに、セレクタ回路４を切り替え、欠陥が有っ
たヘッダ情報を、その直前にメモリ回路３に記憶されて
いた正常のヘッダ情報と置換する。
Description
【０００１】
【産業上の利用分野】本発明は、符号化データの記録や
伝送等を行うデジタル記録再生装置やデジタル伝送装置
等の符号化データ処理装置において、エラー発生時のデ
ータを保護する符号化データ保護回路に関する。
伝送等を行うデジタル記録再生装置やデジタル伝送装置
等の符号化データ処理装置において、エラー発生時のデ
ータを保護する符号化データ保護回路に関する。
【０００２】
【従来の技術】符号化データ中のヘッダ部分には、量子
化テーブルやハフマンテーブルや入力データ形式や各種
フラグ等、符号化を行う際に用いられた情報が書き込ま
れており、これらの情報が伝送エラーなどによって欠落
したり破壊した場合、符号化データを満足に復号できな
いばかりでなく、復号化処理自体に大きな支障をきたす
恐れがある。
化テーブルやハフマンテーブルや入力データ形式や各種
フラグ等、符号化を行う際に用いられた情報が書き込ま
れており、これらの情報が伝送エラーなどによって欠落
したり破壊した場合、符号化データを満足に復号できな
いばかりでなく、復号化処理自体に大きな支障をきたす
恐れがある。
【０００３】このような問題を避けるため、従来は、誤
り訂正の訂正能力を上げることによってエラー発生の頻
度を低減させていた。しかし、その場合においてもエラ
ー発生の可能性は依然として残っており、また冗長デー
タ量が増加するため符号化効率の低下を招いていた。
り訂正の訂正能力を上げることによってエラー発生の頻
度を低減させていた。しかし、その場合においてもエラ
ー発生の可能性は依然として残っており、また冗長デー
タ量が増加するため符号化効率の低下を招いていた。
【０００４】
【発明が解決しようとする課題】本発明はこのような問
題を解決するためになされたもので、符号化データ中の
ヘッダ情報に欠陥（欠落や破壊）が有った場合、それを
最新の正常なヘッダ情報に置き換えることにより、復号
化処理自体の破綻を防止し、復号化処理の安定性を確保
することを目的とする。
題を解決するためになされたもので、符号化データ中の
ヘッダ情報に欠陥（欠落や破壊）が有った場合、それを
最新の正常なヘッダ情報に置き換えることにより、復号
化処理自体の破綻を防止し、復号化処理の安定性を確保
することを目的とする。
【０００５】
【課題を解決するための手段】本発明による符号化デー
タ保護回路は、ヘッダ情報部分を有する符号化データの
記録や伝送等を行う符号化データ処理装置において、符
号化データの誤り訂正を行うとともに、ヘッダ情報部分
に誤りが有ったときヘッダエラー信号を出力する誤り訂
正手段と、誤り訂正後の符号化データを一定時間遅延さ
せる遅延手段と、遅延された符号化データを記憶するた
めのメモリ手段と、このメモリ手段からの出力と遅延手
段からの出力とを選択するセレクタ手段と、ヘッダエラ
ー信号に基づいてメモリ手段の書き込みと読み出しを制
御するとともに、セレクタ手段をメモリ手段側へ切り替
えるエラー制御手段とを備えたものである。
タ保護回路は、ヘッダ情報部分を有する符号化データの
記録や伝送等を行う符号化データ処理装置において、符
号化データの誤り訂正を行うとともに、ヘッダ情報部分
に誤りが有ったときヘッダエラー信号を出力する誤り訂
正手段と、誤り訂正後の符号化データを一定時間遅延さ
せる遅延手段と、遅延された符号化データを記憶するた
めのメモリ手段と、このメモリ手段からの出力と遅延手
段からの出力とを選択するセレクタ手段と、ヘッダエラ
ー信号に基づいてメモリ手段の書き込みと読み出しを制
御するとともに、セレクタ手段をメモリ手段側へ切り替
えるエラー制御手段とを備えたものである。
【０００６】遅延手段は、誤り訂正後の符号化データを
記憶するバッファメモリ等で構成することができる。こ
の場合、エラー制御手段はタイミング信号発生部を有
し、このタイミング信号発生部からの信号により遅延手
段の書み込みと読み出しとを制御する。
記憶するバッファメモリ等で構成することができる。こ
の場合、エラー制御手段はタイミング信号発生部を有
し、このタイミング信号発生部からの信号により遅延手
段の書み込みと読み出しとを制御する。
【０００７】
【作用】本発明の符号化データ保護回路によると、符号
化データ中のヘッダ情報に欠落又は破壊が生じた場合、
エラー発生直前の正常なヘッダ情報と置き換えることが
できる。従って、少なくとも復号化処理自体の破綻を防
止でき、またヘッダ情報の内容についても、符号化処理
単位の前後では比較的相関性が高いため、高水準の復号
を行うことができる。
化データ中のヘッダ情報に欠落又は破壊が生じた場合、
エラー発生直前の正常なヘッダ情報と置き換えることが
できる。従って、少なくとも復号化処理自体の破綻を防
止でき、またヘッダ情報の内容についても、符号化処理
単位の前後では比較的相関性が高いため、高水準の復号
を行うことができる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１に本発明の一実施例の符号化データ保
護回路の構成を示す。この符号化データ保護回路は、誤
り訂正回路１と遅延回路２とメモリ回路３とセレクタ回
路４とエラー制御回路５とで構成され、図３のタイミン
グチャートに示すような符号化データ群ａを処理する。
符号化データ群ａは、符号化データ（ＣＯＤＥ ＤＡＴ
Ａ）毎のヘッダ情報（ＨＥＡＤＥＲ）を有し、ヘッダ情
報と符号化データとが交互に配列して誤り訂正回路１に
入力される。
護回路の構成を示す。この符号化データ保護回路は、誤
り訂正回路１と遅延回路２とメモリ回路３とセレクタ回
路４とエラー制御回路５とで構成され、図３のタイミン
グチャートに示すような符号化データ群ａを処理する。
符号化データ群ａは、符号化データ（ＣＯＤＥ ＤＡＴ
Ａ）毎のヘッダ情報（ＨＥＡＤＥＲ）を有し、ヘッダ情
報と符号化データとが交互に配列して誤り訂正回路１に
入力される。
【００１０】誤り訂正回路１は、符号化データ群ａの符
号化データについて公知のように誤り訂正を行い、誤り
訂正された符号化データ群ｂを出力するとともに、ヘッ
ダ情報部分に誤りが有ったときはヘッダエラー信号ｆを
出力する。遅延回路２はバッファメモリ等で構成され、
エラー制御回路５からのライトリセット信号ｈとリード
リセット信号ｉにより書き込みと読み出しを制御される
ことにより、誤り訂正済の符号化データ群ｂを一定時間
遅延させ、遅延符号化データ群ｃとして出力する。メモ
リ回路３もバッファメモリ等で構成され、遅延符号化デ
ータ群ｃを部分的に記憶するもので、その書き込みと読
み出しは、エラー制御回路５からのライトリセット信号
ｊとリードリセット信号ｋにより制御される。すなわ
ち、ヘッダ情報部分にエラーが無いときは、書き込みを
行って読み出しは行わず、ヘッダ情報部分にエラーが有
ったときは、書き込みを禁止して読み出しを行う。セレ
クタ回路４は、遅延回路２からの遅延符号化データ群ｃ
とメモリ回路３からの読み出し符号データ群ｄとを、エ
ラー制御回路５からのセレクト信号ｌに従って選択す
る。
号化データについて公知のように誤り訂正を行い、誤り
訂正された符号化データ群ｂを出力するとともに、ヘッ
ダ情報部分に誤りが有ったときはヘッダエラー信号ｆを
出力する。遅延回路２はバッファメモリ等で構成され、
エラー制御回路５からのライトリセット信号ｈとリード
リセット信号ｉにより書き込みと読み出しを制御される
ことにより、誤り訂正済の符号化データ群ｂを一定時間
遅延させ、遅延符号化データ群ｃとして出力する。メモ
リ回路３もバッファメモリ等で構成され、遅延符号化デ
ータ群ｃを部分的に記憶するもので、その書き込みと読
み出しは、エラー制御回路５からのライトリセット信号
ｊとリードリセット信号ｋにより制御される。すなわ
ち、ヘッダ情報部分にエラーが無いときは、書き込みを
行って読み出しは行わず、ヘッダ情報部分にエラーが有
ったときは、書き込みを禁止して読み出しを行う。セレ
クタ回路４は、遅延回路２からの遅延符号化データ群ｃ
とメモリ回路３からの読み出し符号データ群ｄとを、エ
ラー制御回路５からのセレクト信号ｌに従って選択す
る。
【００１１】図２にエラー制御回路５の具体例を示す。
このエラー制御回路５は、カウンタやデコーダ等による
タイミング信号発生回路６とフリップフロップ７とＯＲ
ゲート８・９・１０とで構成されている。タイミング信
号発生回路６は、基準同期信号ｇから、遅延回路２のた
めのライトリセット信号ｈ及びリードリセット信号ｉを
生成するとともに、ヘッド情報の時間幅だけロウレベル
になるヘッダゲート信号ｍを生成する。このヘッダゲー
ト信号ｍはＯＲゲートへ入力され、リードリセット信号
ｉはＯＲゲート８及び９へ入力される。フリップフロッ
プ７のリセット入力には誤り訂正回路１からのヘッダエ
ラー信号ｆ、クロック入力にはタイミング信号発生回路
６からのライトリセット信号ｈ、データ入力には電源電
圧ＶＣＣがそれぞれ入力され、フリップフロップ７の両
出力端から第１及び第２のエラーゲート信号ｎ及びｏが
出力される。第１のエラーゲート信号ｎはＯＲゲート８
へ入力され、第２のエラーゲート信号ｏはＯＲゲート９
及び１０へ入力される。
このエラー制御回路５は、カウンタやデコーダ等による
タイミング信号発生回路６とフリップフロップ７とＯＲ
ゲート８・９・１０とで構成されている。タイミング信
号発生回路６は、基準同期信号ｇから、遅延回路２のた
めのライトリセット信号ｈ及びリードリセット信号ｉを
生成するとともに、ヘッド情報の時間幅だけロウレベル
になるヘッダゲート信号ｍを生成する。このヘッダゲー
ト信号ｍはＯＲゲートへ入力され、リードリセット信号
ｉはＯＲゲート８及び９へ入力される。フリップフロッ
プ７のリセット入力には誤り訂正回路１からのヘッダエ
ラー信号ｆ、クロック入力にはタイミング信号発生回路
６からのライトリセット信号ｈ、データ入力には電源電
圧ＶＣＣがそれぞれ入力され、フリップフロップ７の両
出力端から第１及び第２のエラーゲート信号ｎ及びｏが
出力される。第１のエラーゲート信号ｎはＯＲゲート８
へ入力され、第２のエラーゲート信号ｏはＯＲゲート９
及び１０へ入力される。
【００１２】ヘッダエラー信号ｆが有ったとき、第１の
エラーゲート信号ｎはハイレベル、第２のエラーゲート
信号ｏはロウレベルになる。従って、ヘッダエラー信号
ｆが無いときは、タイミング信号発生回路６からのリー
ドリセット信号ｉが、ＯＲゲート８を通ってメモリ回路
３へライトリセット信号ｊとして入力される。一方、ヘ
ッダエラー信号ｆが有ったときは、タイミング信号発生
回路６からのリードリセット信号ｉが、ＯＲゲート９を
通ってメモリ回路３へリードリセット信号ｋとして入力
され、またタイミング信号発生回路６からのヘッダゲー
ト信号ｍが、ＯＲゲート１０を通ってセレクタ回路４へ
セレクト信号ｌとして入力される。
エラーゲート信号ｎはハイレベル、第２のエラーゲート
信号ｏはロウレベルになる。従って、ヘッダエラー信号
ｆが無いときは、タイミング信号発生回路６からのリー
ドリセット信号ｉが、ＯＲゲート８を通ってメモリ回路
３へライトリセット信号ｊとして入力される。一方、ヘ
ッダエラー信号ｆが有ったときは、タイミング信号発生
回路６からのリードリセット信号ｉが、ＯＲゲート９を
通ってメモリ回路３へリードリセット信号ｋとして入力
され、またタイミング信号発生回路６からのヘッダゲー
ト信号ｍが、ＯＲゲート１０を通ってセレクタ回路４へ
セレクト信号ｌとして入力される。
【００１３】次に、この符号化データ保護回路の動作を
図３のタイミングチャートに従って説明する。入力され
た符号化データ群ａは、誤り訂正回路１により誤りを訂
正され、誤り訂正済みの符号化データ群ｂとして遅延回
路２へ入力される。エラー制御回路５のタイミング信号
発生回路６からは、ライトリセット信号ｈとリードリセ
ット信号ｉとが一定の時間間隔で周期的に出力され、こ
れら信号によって遅延回路２の書き込みと読み出しが周
期的に行われるため、遅延回路２は誤り訂正済みの符号
化データ群ｂを一定時間だけ遅延させ、遅延した符号化
データ群ｃとして出力する。
図３のタイミングチャートに従って説明する。入力され
た符号化データ群ａは、誤り訂正回路１により誤りを訂
正され、誤り訂正済みの符号化データ群ｂとして遅延回
路２へ入力される。エラー制御回路５のタイミング信号
発生回路６からは、ライトリセット信号ｈとリードリセ
ット信号ｉとが一定の時間間隔で周期的に出力され、こ
れら信号によって遅延回路２の書き込みと読み出しが周
期的に行われるため、遅延回路２は誤り訂正済みの符号
化データ群ｂを一定時間だけ遅延させ、遅延した符号化
データ群ｃとして出力する。
【００１４】いま、符号化データ群ａ中において、第２
番目のヘッダ情報（ＨＥＡＤＥＲ２）にエラーが有り、
その入力時に誤り訂正回路１からヘッダエラー信号ｆが
出力されたとする。このヘッダエラー信号ｆがエラー制
御回路５に入力されると、上記のようにフリップフロッ
プ７からの第１のエラーゲート信号ｎがロウレベルから
ハイレベルに、第２のエラーゲート信号ｏがハイレベル
からロウレベルになるため、リードリセット信号ｋがメ
モリ回路３に入力されるとともに、セレクト信号ｌがセ
レクタ回路４へ入力される。従って、メモリ回路３は、
遅延した符号化データ群ｃに対して、第２番目のヘッダ
情報（ＨＥＡＤＥＲ２）の部分では書き込みを禁止して
読み出しのみを行うので、先に記憶されていた第１番目
のヘッダ情報（ＨＥＡＤＥＲ１）が読み出される。この
とき、セレクタ回路４は、セレクト信号ｌによってヘッ
ダ情報の時間幅だけメモリ回路３側に切り替えられるた
め、第２番目の符号化データ（ＣＯＤＥ ＤＡＴＡ２）
に対応するヘッダ情報を第１番目のヘッダ情報（ＨＥＡ
ＤＥＲ１）に置き換えた符号化データ群ｅがセレクタ回
路４から出力される。
番目のヘッダ情報（ＨＥＡＤＥＲ２）にエラーが有り、
その入力時に誤り訂正回路１からヘッダエラー信号ｆが
出力されたとする。このヘッダエラー信号ｆがエラー制
御回路５に入力されると、上記のようにフリップフロッ
プ７からの第１のエラーゲート信号ｎがロウレベルから
ハイレベルに、第２のエラーゲート信号ｏがハイレベル
からロウレベルになるため、リードリセット信号ｋがメ
モリ回路３に入力されるとともに、セレクト信号ｌがセ
レクタ回路４へ入力される。従って、メモリ回路３は、
遅延した符号化データ群ｃに対して、第２番目のヘッダ
情報（ＨＥＡＤＥＲ２）の部分では書き込みを禁止して
読み出しのみを行うので、先に記憶されていた第１番目
のヘッダ情報（ＨＥＡＤＥＲ１）が読み出される。この
とき、セレクタ回路４は、セレクト信号ｌによってヘッ
ダ情報の時間幅だけメモリ回路３側に切り替えられるた
め、第２番目の符号化データ（ＣＯＤＥ ＤＡＴＡ２）
に対応するヘッダ情報を第１番目のヘッダ情報（ＨＥＡ
ＤＥＲ１）に置き換えた符号化データ群ｅがセレクタ回
路４から出力される。
【００１５】
【発明の効果】以上説明したように本発明の符号化デー
タ保護回路によれば、符号化データ中のヘッダ情報に欠
陥が有った場合、エラー発生直前の正常なヘッダ情報と
置き換えるので、少なくとも復号化処理自体の破綻を防
止でき、またヘッダ情報の内容についても、符号化処理
単位の前後では比較的相関性が高いため、高水準の復号
を行うことができる。
タ保護回路によれば、符号化データ中のヘッダ情報に欠
陥が有った場合、エラー発生直前の正常なヘッダ情報と
置き換えるので、少なくとも復号化処理自体の破綻を防
止でき、またヘッダ情報の内容についても、符号化処理
単位の前後では比較的相関性が高いため、高水準の復号
を行うことができる。
【図１】本発明の一実施例の符号化データ保護回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１中のエラー制御回路の具体例を示すブロッ
ク図である。
ク図である。
【図３】本実施例の符号化データ保護回路の動作を示す
タイミングチャートである。
タイミングチャートである。
１ 誤り訂正回路 ２ 遅延回路 ３ メモリ回路 ４ セレクタ回路 ５ エラー制御回路 ６ タイミング信号発生回路 ７ フリップフロップ ８ ＯＲゲート ９ ＯＲゲート １０ ＯＲゲート ａ 符号化データ群 ｂ 誤り訂正済みの符号化データ群 ｃ 遅延された符号化データ群 ｄ 読み出し符号データ群 ｅ ヘッダ情報置換後の符号データ群 ｆ ヘッダエラー信号 ｇ 基準同期信号 ｈ ライトリセット信号 ｉ リードリセット信号 ｊ ライトリセット信号 ｋ リードリセット信号 ｌ セレクト信号 ｍ ヘッダゲート信号 ｎ 第１のエラーゲート信号 ｏ 第２のエラーゲート信号
Claims (2)
- 【請求項１】 ヘッダ情報部分を有する符号化データの
記録や伝送等を行う符号化データ処理装置において、前
記符号化データの誤り訂正を行うとともに、前記ヘッダ
情報部分に誤りが有ったときヘッダエラー信号を出力す
る誤り訂正手段と、誤り訂正後の符号化データを一定時
間遅延させる遅延手段と、遅延された符号化データを記
憶するためのメモリ手段と、このメモリ手段からの出力
と前記遅延手段からの出力とを選択するセレクタ手段
と、前記ヘッダエラー信号に基づいて前記メモリ手段の
書き込みと読み出しを制御するとともに、前記セレクタ
手段をメモリ手段側へ切り替えるエラー制御手段とを備
えたことを特徴とする符号化データ保護回路。 - 【請求項２】 遅延手段が、誤り訂正後の符号化データ
を記憶する記憶機能を有し、エラー制御手段がタイミン
グ信号発生部を有し、このタイミング信号発生部からの
信号により遅延手段の書み込みと読み出しとを制御する
ことを特徴とする請求項１に記載の符号化データ保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15557895A JPH08331103A (ja) | 1995-05-31 | 1995-05-31 | 符号化データ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15557895A JPH08331103A (ja) | 1995-05-31 | 1995-05-31 | 符号化データ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08331103A true JPH08331103A (ja) | 1996-12-13 |
Family
ID=15609116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15557895A Pending JPH08331103A (ja) | 1995-05-31 | 1995-05-31 | 符号化データ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08331103A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266118B2 (en) | 2001-05-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Packet receiving apparatus and packet transmission method |
| JP2009510924A (ja) * | 2005-09-29 | 2009-03-12 | ドルビー・ラボラトリーズ・ライセンシング・コーポレーション | 検証セットを用いたパケット通信ネットワークにおける誤り訂正 |
| JP2011259249A (ja) * | 2010-06-09 | 2011-12-22 | Sony Corp | 受信装置、受信方法、及び通信システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177731A (ja) * | 1988-01-08 | 1989-07-14 | Fujitsu Ltd | 無線回線終端装置における制御ビット処理方式 |
| JPH0522257A (ja) * | 1991-07-17 | 1993-01-29 | Toshiba Corp | 移動無線機 |
-
1995
- 1995-05-31 JP JP15557895A patent/JPH08331103A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177731A (ja) * | 1988-01-08 | 1989-07-14 | Fujitsu Ltd | 無線回線終端装置における制御ビット処理方式 |
| JPH0522257A (ja) * | 1991-07-17 | 1993-01-29 | Toshiba Corp | 移動無線機 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266118B2 (en) | 2001-05-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Packet receiving apparatus and packet transmission method |
| JP2009510924A (ja) * | 2005-09-29 | 2009-03-12 | ドルビー・ラボラトリーズ・ライセンシング・コーポレーション | 検証セットを用いたパケット通信ネットワークにおける誤り訂正 |
| JP2011259249A (ja) * | 2010-06-09 | 2011-12-22 | Sony Corp | 受信装置、受信方法、及び通信システム |
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