KR860009411A - 에러 검출 정정 코드 디코딩 장치 - Google Patents

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Abstract

내용 없음

Description

에러 검출 정정 코드 디코딩 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 디코딩 에러 정정 코드용인 디지털 VTR의 기록 장치 형태의 블록선도.
제2도는 본 발명의 디코딩 에러 정정 코드용으로 디지털 VTR에 사용되는 에러 정정 코드의 포맷.
제3도는 본 발명의 디코딩 에러 정정 코드용으로 디지털 VTR에 사용되는 에러 정정 코드의 포맷.
* 도면의 주요부분에 대한 부호의 설명
9 : 입력 재생유니트 10 : 내부 디코더수단 11 : 버퍼 메모리
11a : 버퍼 메모리 11b, 11c : 플래그 메모리 12 : 외부 디코더 수단
13 : 에러 은폐 회로 14 : 디지털-아날로그 변환기 17 : 취출회로
19R : 기록 제어 회로 19W : 판독 제어 회로 21 : 기록 판독 제어 회로
36, 36, 36b : 래치 36a : 선택기 38 : 메모리 제어 회로

Claims (10)

  1. 정상 속도 모드 및 가변 속도 모드로 선택적으로 동작가능한 재생장치에 의해 기록매체로부터 재생되고 내부코드 및 외부코드로 구성된 곱코드에 의해 파생된 에러 검출 정정 인코드된 디지털 정보 데이터를 디코드하는 장치로서.
    재생된 신호를 수신하여 디코드된 디지털 정보 데이터 및 에러 플래그 데이터를 발생하는 내부 코드 디코더 수단과, 상기 디지털 정보 데이터를 기억하는 버퍼 메모리 및 상기 에러 플래그 데이터를 기억하는 플래그 메모리를 포함하는 메모리 수단과, 상기 메모리수단으로부터 상기 디지털 정보 데이터 및 상기 에러 플래그 데이터를 수신하여 상기 외부 코드를 디코드하는 외부 코드 디코더 수단 및 외부 디코드된 데이터를 수신하고 보간에 의해 나머지 비정정된 에러를 자페하는 에러 은폐수단을 구비하여, 에러 정정된 재생 디지털 정보 데이터가 발생되는 것을 특징으로 하는 디지털 정보 데이터 디코딩 장치.
  2. 제1항에 있어서, 상기 버퍼 메모리는 각 어드레스 발생용 회로를 갖는 다수의 개별 메모리 장치와, 상기 디지털 정보 데이터를 직렬형으로 수신하여 상기 수신된 직렬형 데이터를 상기 다수의 메모리 장치에 공급하기 위해 병렬형으로 변환하는 직렬-병렬-직렬 변환기와, 상기 직렬-병렬-직렬 변환기에 연결되어 상기 다수의 메모리에서 기록하고 판독하는 것을 제어하는 제어기 수단을 구비함으로써 상기 디지털 정보 데이터가 순차로 재배열되는 것을 특징으로 하는 디지털 정보 데이터 디코딩 장치.
  3. 기록매체로부터 선택 가능하게 정상 및 가변속도로 재생 장치에 의해 재생되며 정보 데이터를 검출 정정하는데 사용되는 디지털 정보 데이터 및 중복 데이터로부터 유출된 에러 검출 정정 코드를 디코드하는 장치로서, 상기 에러 검출 정정 코드를 디코드하여 이것으로부터 에러가 없는 상기 디지털 정보 데이터에 관련하여 상기 디지털 정보 데이터의 에러를 표시하는 플래그 데이터를 발생하는 제1디코딩 수단과, 상기 제1디코딩 수단으로부터 파생된 상기 디지털 정보 데이터를 기억하도록 연결된 제1메모리수단과, 상기 플래그 데이터를 기억하도록 연결된 제2메모리 수단과, 재생장치에서 선택된 속도를 표시하는 모드신호를 수신하도록 연결되어 상기 제1 및 제2메모리 수단에 공급되는 제어신호를 발생하는 제어수단을 구비하며, 상기 제어신호는 상기 모드신호가 정상 재생 속도를 표시하여 상기 디지털 정보 데이터 및 상기 플래그 데이터 각각을 상기 제1 및 제2메모리 수단내에 기록하도록 상기 제1 및 제2메모리 수단을 제어할 때 동작되며, 상기 제어신호는 상기 모드 신호가 가변 재생속도를 표시하여 에러가 없는 상기 디지털 정보 데이터 및 상기 플래그 데이터 각각을 상기 제1 및 제2메모리 수단내에 기록하도록 상기 제1 및 제2메모리를 제어할 때 동작되는 것을 특징으로 하는 에러 검출 정정 코드 디코딩 장치.
  4. 제3항에 있어서,
    상기 디지털 정보 데이터로 구성된 상기 에러 검출 정정 코드는 행렬 형태로 배열되며, 제1중복 데이터는 상기 행렬의 제1방향으로 제1일련의 상기 디지털 정보 데이터의 검출 또는 정정 에러용 제1에러 검출 정정 코드를 형성하며, 제2중복 데이터는 상기 행렬의 제2방향으로 제2일련의 상기 디지털 정보 데이터의 검출 또는 정정 에러용 제2에러 검출 제제 코드를 형성하며, 상기 디지털 정보 데이터, 제1중복 데이터 및 제2중복 데이터는 재생 장치에 의해 상기 기록 매체로부터 재생되며, 여기에서, 상기 제1디코딩수단은 상기 제2에러 검출 또는 정정코드를 디코드하며, 상기 제1메모리 수단은 상기 제1일련의 상기 제1에러 검출 또는 정정 코드내에 배열된 상기 디지털 정보 데이터 및 제1중복 데이터를 출력하기 위하여 상기 제1디코딩 수단내에서 디코딩되기 쉬운 상기 디지털 정보 데이터 및 제1중복 데이터를 기억하며, 상기 제1에러 검출 또는 정정 코드를 디코딩하기 위하여 상기 제1메모리 수단으로부터의 상기 디지털 정보 데이터 및 제1중복 데이터와 함께 제공된 제2디코딩 수단을 구비하는 것을 특징으로 하는 에러 검출 정정 코드 디코딩 장치.
  5. 정상 및 가변속 재생속도 모드에서 선택적으로 동작 가능한 재생 장치에 의해 기록 매체로부터 재생된 디지털 정보 데이터로부터 발생되고, 내부 코드 및 외부 코드로 형성된 곱 코드인 에러 검출 및 정정 코드를 검출하기 위한 장치로서, 디지털 정보 데이터의 에러 상태를 표시하는 에러 플래그 데이터와 디코드된 디지털 정보 데이터를 발생하며, 에러 검출 및 정정 코드를 디코딩하기 위한 내부 디코더와, 상기 디코드된 디지털 정보 데이터와 상기 에러 플래그 데이터를 내부 디코더에 기록시키도록 접속된 메모리 수단과, 선택된 재생 속도 모드에서 응답하여 상기 메모리 수단의 내부 및 외부로 상기 디코드된 디지털 정보 데이터 및 상기 에러 플래그 데이터를 기록 및 판독하는 것을 제어하기 위하여 상기 메모리 수단에 동작 가능하게 접속된 메모리 제어 수단과, 에러 정정된 디지털 정보 신호를 발생하기 위하여 상기 메모리 수단으로부터 디지털 정보 데이터 및 에러 플래그 데이터를 디코딩하기 위하여 상기 메모리 수단에 접속된 외부 디코더를 구비하며, 여기에서 상기 내부 및 외부 코드에 의해 결정된 모든 에러의 크기는 정정되는 것을 특징으로 하는 에러 검출 정정 코드 디코딩 장치.
  6. 제5항에 있어서, 내부 및 외부 코드에 의해 결정된 상기 크기보다 더 큰 상기 에러 정정된 디지털 정보 신호내의 에러를 은폐시키기 위하여 상기 외부 디코더에 점속된 에러 은폐 수단을 구비하는 것을 특징으로 하는 에러 검출 정정 코드 디코딩 장치.
  7. 제6항에 있어서, 상기 에러 은폐 수단은 인점 정정 데이터에 기초한 데이터의 정정값을 보간시킴으로써 은폐 에러용 보간수단을 구부하는 것을 특징으로 하는 에러 검출 정정 코드 디코딩 장치.
  8. 제5항에 있어서, 상기 메모리 수단은 버퍼 메모리와 에러 플래그 메모리를 구비하며, 상기 메모리 제어 수단은 정정 디코드된 디지털 정보 데이터만을 메모리 수단에 기록하기 위하여 상기 버퍼 메모리를 제어하고, 상기 에러 플래그 데이터를 메모리 수단에 기록하기 위하여 상기 에러 플래그 메모리를 제어하도록 정상 재생 속도의 표시에 응답하여 동작하는 것을 특징으로 하는 에러 검출 정정 코드 디코딩 장치.
  9. 제5항에 있어서, 상기 메모리 수단은 상기 제1인터로부터 일련의 디코드 디지털 정보 신호를 수신하는 직렬-병렬-직렬 변환기로부터의 데이터를 기억하기 위하여 다수의 병렬 채널로 점속된 다수의 메모리 칩의 각각은 상기 메모리 제어 수단으로부터의 제어신호에 의해 상기 직렬-병렬-직렬 변환기로부터의 판독 기록 데이터를 제어하는 것을 특징으로 하는 에러 검출 정정코드 디코딩 장치.
  10. 제5항에 있어서, 상기 메모리 수단은 버퍼 메모리와 제1 및 제2에러 플래그 메모리를 구비하며, 상기 메모리 제어수단은 이미 판독된 데이터를 나타내는 에러 플래그 데이터를 기억시키기 위하여 상기 제1에러 플래그 메모리를 제어하고, 상기 제1에러 플래그 메모리로부터 상기 제1에러 플래그 데이터로부터의 에러 플래그 데이터를 기억시키기 위하여 상기 제2에러 플래그 수단을 제어하기 위한 저속 재생에 상응하는 변속 재생 속도 모드의 표시에 응답하여 동작하며, 그것에 의해 저속 모드 동안 상기 버퍼 메모리내의 데이터는 반복하여 판독출력되며, 상기 제2에러 플래그 메모리 내의 플래그 데이터는 판독 출력되는 것을 특징으로 하는 에러 검출 정정 코드 디코딩 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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