JPH01166977A - テストパターン発生装置 - Google Patents
テストパターン発生装置Info
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- JPH01166977A JPH01166977A JP62327661A JP32766187A JPH01166977A JP H01166977 A JPH01166977 A JP H01166977A JP 62327661 A JP62327661 A JP 62327661A JP 32766187 A JP32766187 A JP 32766187A JP H01166977 A JPH01166977 A JP H01166977A
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- Accessory Devices And Overall Control Thereof (AREA)
- Dot-Matrix Printers And Others (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は液晶シャッタープリンター、LEDアレープリ
ンター等の書込みドツトが主走査方向に多数配列された
プリンターのテストパターン発生装置に関する。
ンター等の書込みドツトが主走査方向に多数配列された
プリンターのテストパターン発生装置に関する。
液晶シャッタープリンターあるいはLEDアレープリン
ターは、感光体の主走査方向に対峙して多数の光書込み
ドツトが配列されている。これらのプリンターでは液晶
シャッターヘッドあるいはLEDアレーヘッドの機能チ
エツクのためテスト印字機能を有している。テスト印字
機能とはROM等にテスト印字パターンを記憶させ、ホ
ストコンピュータからの印字信号のかわりにROM等に
記憶させたテスト印字パターンを読み出し、液晶シャッ
ターの開閉あるいはLEDアレーのオン・オフを行なう
ものである。
ターは、感光体の主走査方向に対峙して多数の光書込み
ドツトが配列されている。これらのプリンターでは液晶
シャッターヘッドあるいはLEDアレーヘッドの機能チ
エツクのためテスト印字機能を有している。テスト印字
機能とはROM等にテスト印字パターンを記憶させ、ホ
ストコンピュータからの印字信号のかわりにROM等に
記憶させたテスト印字パターンを読み出し、液晶シャッ
ターの開閉あるいはLEDアレーのオン・オフを行なう
ものである。
回
第138:(A)〜(C)は従来の代表的なテスト印字
パターンであり、(A)はベタ黒印字、(B)は内印字
、(C)は縦線模様である。なおりは用紙Pの進行方向
(副走査方向)を示す。まず正現像を用いた場合につい
て説明すると同図(A)の場合LEDアレーヘッドでは
全LED素子をオフとするので断線素子を検出すること
はできない。また液晶ヘッドの場合閉駆動を行なうが、
常開型液晶であればパターン断線のマイクロシャッター
には閉駆動波形が印加されずシャッターは開となり不良
ドツトラインWが現れるが、常閉型液晶ではパターン断
線等の不良ドツトは発見できない。
パターンであり、(A)はベタ黒印字、(B)は内印字
、(C)は縦線模様である。なおりは用紙Pの進行方向
(副走査方向)を示す。まず正現像を用いた場合につい
て説明すると同図(A)の場合LEDアレーヘッドでは
全LED素子をオフとするので断線素子を検出すること
はできない。また液晶ヘッドの場合閉駆動を行なうが、
常開型液晶であればパターン断線のマイクロシャッター
には閉駆動波形が印加されずシャッターは開となり不良
ドツトラインWが現れるが、常閉型液晶ではパターン断
線等の不良ドツトは発見できない。
次に同図(B)の場合LEDアレーヘッドでは全LED
素子をオンするので断線素子があった場合不良ドツトラ
インBとして検出されるが、LED素子は正常でもLE
D素子への配線パターンが短絡しているような不具合を
検出することはできない。また常閉型液晶ヘッドの場合
は開駆動を行なってもパターン断線のマイクロシャッタ
ーは開とならないため不良ドツトラインBとして検出さ
れるが、常開型液晶ヘッドの場合はパターン断線のマイ
クロシャッターは開駆動を受けなくても開となるのでパ
ターン断線等の不具合は発見できない。
素子をオンするので断線素子があった場合不良ドツトラ
インBとして検出されるが、LED素子は正常でもLE
D素子への配線パターンが短絡しているような不具合を
検出することはできない。また常閉型液晶ヘッドの場合
は開駆動を行なってもパターン断線のマイクロシャッタ
ーは開とならないため不良ドツトラインBとして検出さ
れるが、常開型液晶ヘッドの場合はパターン断線のマイ
クロシャッターは開駆動を受けなくても開となるのでパ
ターン断線等の不具合は発見できない。
また同図(C)の場合は印字ブレ等の画像評価に有効で
あるが、縦線模様りの部分に不良ドツトがある場合は同
図(A)の場合と同様な不具合が生じ、白地部Gの部分
に不良ドツトがある場合は同図(B)の場合と同様な不
具合が生じる。
あるが、縦線模様りの部分に不良ドツトがある場合は同
図(A)の場合と同様な不具合が生じ、白地部Gの部分
に不良ドツトがある場合は同図(B)の場合と同様な不
具合が生じる。
次に反転現像を用いた場合について説明すると、同図(
A)の場合LEDヘッドの場合は発光素子をオンとしま
た液晶ヘッドの場合は開駆動を行なうので、LEDヘッ
ドあるいは常閉型の液晶ヘッドの不具合は発見できるが
常開型の液晶ヘッドの不具合は発見できない。
A)の場合LEDヘッドの場合は発光素子をオンとしま
た液晶ヘッドの場合は開駆動を行なうので、LEDヘッ
ドあるいは常閉型の液晶ヘッドの不具合は発見できるが
常開型の液晶ヘッドの不具合は発見できない。
また同図(B)の場合LEDヘッドでは全LEDをオフ
し、液晶ヘッドの場合は閉駆動を行なうので、常開型の
液晶ヘッドの不具合は発見できるが、常閉型の液晶ヘッ
ドあるいはLEDヘッドの不具合は発見できない。
し、液晶ヘッドの場合は閉駆動を行なうので、常開型の
液晶ヘッドの不具合は発見できるが、常閉型の液晶ヘッ
ドあるいはLEDヘッドの不具合は発見できない。
さらに同図(C)の場合縦線模様りの部分に不良ドツト
がある場合は同図(A)の場合と同様な工具が生じ、白
地部Gの部分に不良ドツトがある場合は同図(B)の場
合と同様な不具合が生じる。
がある場合は同図(A)の場合と同様な工具が生じ、白
地部Gの部分に不良ドツトがある場合は同図(B)の場
合と同様な不具合が生じる。
本発明は、上記従来の欠点に鑑み、主走査方向に多数の
書込みドツトを有するプリンターの不良ドツトを確実に
発見できるテストパターン発生装置を提供することを目
的とする。
書込みドツトを有するプリンターの不良ドツトを確実に
発見できるテストパターン発生装置を提供することを目
的とする。
本発明は上記目的を達成するために、主走査方向に多数
の書込みドツトを有するプリンターのテストパターン発
生装置において、所定周期で発生するクロック信号を計
数する計数手段と、該計数手段の出力値と所定データを
入力し該出力値と該所定データを比較する比較手段と、
該比較手段の前記出力値と前記所定データの一致検出に
基づき前記書込みドツトに所定信号を与える印字信号発
生手段とを有することを特徴とする。
の書込みドツトを有するプリンターのテストパターン発
生装置において、所定周期で発生するクロック信号を計
数する計数手段と、該計数手段の出力値と所定データを
入力し該出力値と該所定データを比較する比較手段と、
該比較手段の前記出力値と前記所定データの一致検出に
基づき前記書込みドツトに所定信号を与える印字信号発
生手段とを有することを特徴とする。
以下、本発明の実施例について図面を参照しながら詳述
する。
する。
第10図は、本発明が退嬰できる液晶プリンターの実施
例である。第10図において、矢印方向に回転する感光
体1の周辺には帯電器2.液晶ヘッド3、現像器4、転
写器5、クリーナ6などの電子写真プロセス装置が配置
されている。感光体1の表面は、帯電器2により一様に
帯電され、液晶ヘッド3による光書込みにより静電潜像
が形成される。静電潜像は、現像器4によりトナー像と
なり、トナー像は、転写器5によりカセット7から給送
された用紙Pに転写され、定着ロール8により定着され
る。一方、転写器5で転写されなかった残存トナーは、
クリーナ6により清掃され、再度の帯電工程に備える。
例である。第10図において、矢印方向に回転する感光
体1の周辺には帯電器2.液晶ヘッド3、現像器4、転
写器5、クリーナ6などの電子写真プロセス装置が配置
されている。感光体1の表面は、帯電器2により一様に
帯電され、液晶ヘッド3による光書込みにより静電潜像
が形成される。静電潜像は、現像器4によりトナー像と
なり、トナー像は、転写器5によりカセット7から給送
された用紙Pに転写され、定着ロール8により定着され
る。一方、転写器5で転写されなかった残存トナーは、
クリーナ6により清掃され、再度の帯電工程に備える。
転写紙Pは、液晶ヘッド3による光書込み動作に先立っ
て、カセット7から給送される。まず、フィードローラ
9が回転し、カセット7から用紙Pをスリップローラ1
0に向けて給送する。スリップローラ10により更に送
られた用紙は、待機スイッチ11をオンし、停止してい
る待機ロール12に当接して停止する。この時、スリッ
プロール10の搬送力は、極めて弱いので常時回転であ
っても停止した用紙に悪影響を与えることは無い。
て、カセット7から給送される。まず、フィードローラ
9が回転し、カセット7から用紙Pをスリップローラ1
0に向けて給送する。スリップローラ10により更に送
られた用紙は、待機スイッチ11をオンし、停止してい
る待機ロール12に当接して停止する。この時、スリッ
プロール10の搬送力は、極めて弱いので常時回転であ
っても停止した用紙に悪影響を与えることは無い。
待機ロール12は、感光体1上のトナー像とタイミング
を合せて回転し、用紙Pを再給送させる。
を合せて回転し、用紙Pを再給送させる。
次に、液晶ヘッド3について更に説明すると、液晶ヘッ
ド3は、蛍光灯あるいはキセノンプローランプ等よりな
る光源3a、液晶光シャッタ3b、結像レンズ3Cを主
たる構成とし、光源3aからの光をホストコンピュータ
から送出される印字データによって開閉される液晶光シ
ャッタ3bにより変調し、液晶光シャツタ3b面を結像
レンズ3cにより感光体1の表面上に結像し、光書込み
を行う。さらに液晶光シャッタ3bにはヒーター3dと
、液晶光シャッタ3bの温度を検知する温度検知素子3
eが設けられ温度検知素子3eの出力に基づきヒーター
3dを通電制御することにより液晶光シャッタ3bの温
度を常に一定に制御している。
ド3は、蛍光灯あるいはキセノンプローランプ等よりな
る光源3a、液晶光シャッタ3b、結像レンズ3Cを主
たる構成とし、光源3aからの光をホストコンピュータ
から送出される印字データによって開閉される液晶光シ
ャッタ3bにより変調し、液晶光シャツタ3b面を結像
レンズ3cにより感光体1の表面上に結像し、光書込み
を行う。さらに液晶光シャッタ3bにはヒーター3dと
、液晶光シャッタ3bの温度を検知する温度検知素子3
eが設けられ温度検知素子3eの出力に基づきヒーター
3dを通電制御することにより液晶光シャッタ3bの温
度を常に一定に制御している。
液晶光シャッタ3bは第11図に示すようにコモンガラ
ス3fとセグメントガラス3gとで構成され両ガラス間
に液晶剤が封入されている。コモンガラス3fの下面に
は2本の共通電極が設けられ、セグメントガラス3gの
上面に多数設けられたセグメント電極3hとの交差部に
マイクロシャッタ31が形成される。
ス3fとセグメントガラス3gとで構成され両ガラス間
に液晶剤が封入されている。コモンガラス3fの下面に
は2本の共通電極が設けられ、セグメントガラス3gの
上面に多数設けられたセグメント電極3hとの交差部に
マイクロシャッタ31が形成される。
次に第12図により液晶光シャッタ3bの駆動回路につ
いて説明する。同図(A)は駆動回路ブロック図であり
、ホストコンピュータからの印字データあるいは後述す
るテスト印字パターン発生回路からの印字データはデー
タ端子13に入力される。14はシリアルインパラレル
アウトのシフトレジスターでありクロック端子15に入
力するクロック信号CKIに同期して印字データを取り
込む。シフトレジスター14は160段で構成されオー
バーフローした印字データはカスケード端子16から次
段の駆動回路のデータ端子へ入力される。シフトレジス
ター14に1ライン分の印字データの入力が完了すると
印字データはシフトクロック端子17に入力するシフト
クロックδ71によりデータラツタラッチ18に移され
、シフドル シスター14は次のψラインのデータ受信の準備状態と
なる。ここでマイクロシャッタ31はOで示す第1列と
Eで示す第2列の千鳥状に配列され第1列と第2列は2
.5ピツチの間隔を有している。従って感光体上で一列
に印字させるためにはデータラッチ18から出力される
印字データのうち偶数データ(Q2.Q、、・・・Q、
、、)は奇数データ(Q□、Ql、・・・Q□7.)に
対してシフトクロックCK2の2パルス分遅延させる必
要がある。
いて説明する。同図(A)は駆動回路ブロック図であり
、ホストコンピュータからの印字データあるいは後述す
るテスト印字パターン発生回路からの印字データはデー
タ端子13に入力される。14はシリアルインパラレル
アウトのシフトレジスターでありクロック端子15に入
力するクロック信号CKIに同期して印字データを取り
込む。シフトレジスター14は160段で構成されオー
バーフローした印字データはカスケード端子16から次
段の駆動回路のデータ端子へ入力される。シフトレジス
ター14に1ライン分の印字データの入力が完了すると
印字データはシフトクロック端子17に入力するシフト
クロックδ71によりデータラツタラッチ18に移され
、シフドル シスター14は次のψラインのデータ受信の準備状態と
なる。ここでマイクロシャッタ31はOで示す第1列と
Eで示す第2列の千鳥状に配列され第1列と第2列は2
.5ピツチの間隔を有している。従って感光体上で一列
に印字させるためにはデータラッチ18から出力される
印字データのうち偶数データ(Q2.Q、、・・・Q、
、、)は奇数データ(Q□、Ql、・・・Q□7.)に
対してシフトクロックCK2の2パルス分遅延させる必
要がある。
18のデータと同様シフトクロックCK2によりシフト
される。マイクロシャッタ31は2時分割駆動を行なう
ためデータラッチ18の出力データQ□とQ2.Q、と
Q4・・・Ql、9とQ工、。を−組としてセグメント
電極3hに与える。20はこれらのデータを混合するた
めのデータ混合部でありデータラッチ18の奇数データ
とデータ遅延部19からの出力を一組としてデータを混
合する。すなわち入力A工とB工を一組として出力W1
よりドライバー21へ出力する。同図(B)はデータ混
合部の喜 号DSELは1書込周期の前半がH9後半がLであり、
前半において奇数データAを選択し、後半において偶数
データBを選択する。ここでAあるいはBのデータはH
でマイクロシャッタ31を開、Lでマイクロシャッタ3
1を閉にする信号と決められている。
される。マイクロシャッタ31は2時分割駆動を行なう
ためデータラッチ18の出力データQ□とQ2.Q、と
Q4・・・Ql、9とQ工、。を−組としてセグメント
電極3hに与える。20はこれらのデータを混合するた
めのデータ混合部でありデータラッチ18の奇数データ
とデータ遅延部19からの出力を一組としてデータを混
合する。すなわち入力A工とB工を一組として出力W1
よりドライバー21へ出力する。同図(B)はデータ混
合部の喜 号DSELは1書込周期の前半がH9後半がLであり、
前半において奇数データAを選択し、後半において偶数
データBを選択する。ここでAあるいはBのデータはH
でマイクロシャッタ31を開、Lでマイクロシャッタ3
1を閉にする信号と決められている。
また駆動信号端子A23にはマイクロシャッタ31を開
にするための開波形PTIが入力し、駆動信号端子B2
4にはマイクロシャッタ31を閉にするための閉波形P
T2が入力している。これにより例えば1書込周期の前
半にAがHであればWに開波形PTIが出力され、後半
にBがしてあればWに閉波形PT2が出力される。デー
タ混合部20の出力は信号レベルの電圧(約5V)であ
るためドライバー21により電圧端子25に入力する駆
動電圧Vのレベル(約20V)に電圧変換され、セグメ
ント電極3hに印加される。
にするための開波形PTIが入力し、駆動信号端子B2
4にはマイクロシャッタ31を閉にするための閉波形P
T2が入力している。これにより例えば1書込周期の前
半にAがHであればWに開波形PTIが出力され、後半
にBがしてあればWに閉波形PT2が出力される。デー
タ混合部20の出力は信号レベルの電圧(約5V)であ
るためドライバー21により電圧端子25に入力する駆
動電圧Vのレベル(約20V)に電圧変換され、セグメ
ント電極3hに印加される。
次に本発明におけるテスト印字パターンの発生動作につ
いて第1図乃至第3図を用いて説明する。
いて第1図乃至第3図を用いて説明する。
第1図は本発明のテスト印字パターンの発生回路、第2
図は動作タイムチャート、第3図はテスト印字パターン
のドツト構成図である。まず第1図において装置の電源
をオンにするとリセット端子26のリセット信号RES
が一瞬HとなってORゲート35を通じて4ビットバイ
ナリカウンタ27.28をリセットする。プリンターが
待機状態のときは垂直同期入力信号VSYNCはHであ
るため4ビツトバイナリカウンタ29はリセット状態に
あり、またドツトカウントイネーブル信号DTCNEN
もHであるため4ビツトバイナリカウンタ30もリセッ
ト状態である。
図は動作タイムチャート、第3図はテスト印字パターン
のドツト構成図である。まず第1図において装置の電源
をオンにするとリセット端子26のリセット信号RES
が一瞬HとなってORゲート35を通じて4ビットバイ
ナリカウンタ27.28をリセットする。プリンターが
待機状態のときは垂直同期入力信号VSYNCはHであ
るため4ビツトバイナリカウンタ29はリセット状態に
あり、またドツトカウントイネーブル信号DTCNEN
もHであるため4ビツトバイナリカウンタ30もリセッ
ト状態である。
プリンタがテスト印字モードになると垂直同期入力信号
VSYNC1次にドツトカウントイネーブル信号DTC
NENともLになリフロック信号CK1が入力可能とな
る。ここで垂直同期入力信号VSYNCは1ペ一ジ分の
テスト印字が終了するまでLでありクロック信号CKI
は第12図のクロック端子A15に入力するクロック信
号67]と同一のものである。
VSYNC1次にドツトカウントイネーブル信号DTC
NENともLになリフロック信号CK1が入力可能とな
る。ここで垂直同期入力信号VSYNCは1ペ一ジ分の
テスト印字が終了するまでLでありクロック信号CKI
は第12図のクロック端子A15に入力するクロック信
号67]と同一のものである。
4ビツトコンパレータ31は4ビツトバイナリカウンタ
29と30の出力が、一致(A1=B1.A2=B2
、As= Ba−A4= B、)したときのみDATA
を出力するものであり、まずドツトカウントイネーブル
信号DTCNENがLになったときにDATA出力を行
なう、このDATAは第12図に示すデータ端子13に
出力される。4ビツトバイナリカウンタ30はCKIの
16クロツク毎に出力がゼロとなり第1ライン目では第
1ドツトに対しDATAが出力され、以後εiゴの16
クロツク毎に4ビツトコンパレータ31からDATA出
力がなされる。A4サイズの場合主走査1ラインに相当
する2340クロツクが出力されたタイミングでドツト
カウントイネーブル信号DTCNENがHとなり、この
動作を128ライン繰り返す。なおりATAはインバー
タ33c。
29と30の出力が、一致(A1=B1.A2=B2
、As= Ba−A4= B、)したときのみDATA
を出力するものであり、まずドツトカウントイネーブル
信号DTCNENがLになったときにDATA出力を行
なう、このDATAは第12図に示すデータ端子13に
出力される。4ビツトバイナリカウンタ30はCKIの
16クロツク毎に出力がゼロとなり第1ライン目では第
1ドツトに対しDATAが出力され、以後εiゴの16
クロツク毎に4ビツトコンパレータ31からDATA出
力がなされる。A4サイズの場合主走査1ラインに相当
する2340クロツクが出力されたタイミングでドツト
カウントイネーブル信号DTCNENがHとなり、この
動作を128ライン繰り返す。なおりATAはインバー
タ33c。
ANDゲート33dによりDTCNENが、Lのときの
み出力される。一方1ライン終了毎にドツトカウントイ
ネーブル信号DTCNENによりインバータ33eを介
して4ビツトバイナリカウンタ27が歩進され、128
ライン毎に4ビットバイナリカウンタ28のDより#A
NDゲート33a、33bで構成されるフリップフロッ
プへ出力が出され、4ビツトバイナリカウンタ29のG
Kヘクロック信号が入力し、4ビツトバイナリカウンタ
29の出力は1となる。この後4ピツドバイナリカウン
タ27.28はORゲート35によりリセットされる。
み出力される。一方1ライン終了毎にドツトカウントイ
ネーブル信号DTCNENによりインバータ33eを介
して4ビツトバイナリカウンタ27が歩進され、128
ライン毎に4ビットバイナリカウンタ28のDより#A
NDゲート33a、33bで構成されるフリップフロッ
プへ出力が出され、4ビツトバイナリカウンタ29のG
Kヘクロック信号が入力し、4ビツトバイナリカウンタ
29の出力は1となる。この後4ピツドバイナリカウン
タ27.28はORゲート35によりリセットされる。
これにより第129ラインから第256ラインでは4ビ
ツトバイナリカウンタ29の出力が1であるため、4ビ
ツトバイナリカウンタ30の出力が1の時にDATAが
出力される。すなわち第3図に示すように第1ラインか
ら第128ラインまでは4ビツトバイナリカリンタ30
の出力はゼロであるため先頭ドツトから16ドツト毎に
テスト印字パターンが出力され、第129ラインから第
256ラインまでは4ビツトバイナリカウンタ30の出
力が1であるため先頭ドツトから1ドツトずれたところ
から16ドツト毎に、また第257ラインから第512
ラインまでは4ビツトバイナリカウンタ30の出力が2
であるため先頭ドツトから2ドツトずれたところから1
6ドツト毎にテスト印字パターンが出力され、以後12
8ライン毎に1ドツトづつずれたテスト印字パターンが
出力される。
ツトバイナリカウンタ29の出力が1であるため、4ビ
ツトバイナリカウンタ30の出力が1の時にDATAが
出力される。すなわち第3図に示すように第1ラインか
ら第128ラインまでは4ビツトバイナリカリンタ30
の出力はゼロであるため先頭ドツトから16ドツト毎に
テスト印字パターンが出力され、第129ラインから第
256ラインまでは4ビツトバイナリカウンタ30の出
力が1であるため先頭ドツトから1ドツトずれたところ
から16ドツト毎に、また第257ラインから第512
ラインまでは4ビツトバイナリカウンタ30の出力が2
であるため先頭ドツトから2ドツトずれたところから1
6ドツト毎にテスト印字パターンが出力され、以後12
8ライン毎に1ドツトづつずれたテスト印字パターンが
出力される。
なお、300DPIのプリンターの場合16ドツトは約
1.3mn、128ラインは約10.8nimである。
1.3mn、128ラインは約10.8nimである。
第3図の例では36で示す箇所が本来印字されるべきで
あるところ非印字となっており、液晶光シャッタ3bの
第18番目のマイクロシャッタ3i−18が不良である
ことが解る。
あるところ非印字となっており、液晶光シャッタ3bの
第18番目のマイクロシャッタ3i−18が不良である
ことが解る。
以上の動作を第2図のタイムチャートを用いて説明する
。aのRESは電源投入時のリセットでありHレベルに
てリセット動作を行なう。bのVSYNCはLでテスト
印字が可能となり1ページの副走査方向の印字期間はL
状態を保持する。
。aのRESは電源投入時のリセットでありHレベルに
てリセット動作を行なう。bのVSYNCはLでテスト
印字が可能となり1ページの副走査方向の印字期間はL
状態を保持する。
eで示すDTCNENがLになった瞬間より4ビツトバ
イナリカウンタ30はCのクロック信号を計数開始し第
1ドツト、第17ドツト・・・第2337ドツトにdの
DATAを出力する。この動作はfのDTCNENが第
128ラインまでは同様に繰り返され第129ラインか
ら第256ラインではhに示すように第2ドツト、第1
8ドツト・・・第2338ドツトにDATAを出力する
。また第257ラインから第512ラインではiに示す
ように第3ドツト、第19ドツト・・・第2339ドツ
トにDATAを出力する。なおgはfの第129ライン
をまたiはfの第257ラインを拡大した図である。
イナリカウンタ30はCのクロック信号を計数開始し第
1ドツト、第17ドツト・・・第2337ドツトにdの
DATAを出力する。この動作はfのDTCNENが第
128ラインまでは同様に繰り返され第129ラインか
ら第256ラインではhに示すように第2ドツト、第1
8ドツト・・・第2338ドツトにDATAを出力する
。また第257ラインから第512ラインではiに示す
ように第3ドツト、第19ドツト・・・第2339ドツ
トにDATAを出力する。なおgはfの第129ライン
をまたiはfの第257ラインを拡大した図である。
また第1図において4ビツトバイナリカウンタ27.2
8及びフリップフロップを用いずにラインカウント動作
をCPUのファームウェアにより行なうことも可能であ
る。
8及びフリップフロップを用いずにラインカウント動作
をCPUのファームウェアにより行なうことも可能であ
る。
次に本発明における他の実地例について説明する。第4
図は本発明における他の実施例のテストパターンの発生
回路、第5図及至第8図はテスト印字パターンのドツト
構成図、第9図は動作タイムチャートである。まず第4
図においてプリンターが待機状態のときは垂直同期入力
信号VSYNC及びドツトカウントイネーブル信号DT
CNENがHであるためOR回路38aを通じて4ビツ
トバイナリカウンタ37はリセット状態にある。プリン
タがテスト印字モードになると垂直同期入力信号vSY
NC1次にドツトカウントイネーブル信DTCNENが
ともにLになりクロック信号CKIが入力可能となる。
図は本発明における他の実施例のテストパターンの発生
回路、第5図及至第8図はテスト印字パターンのドツト
構成図、第9図は動作タイムチャートである。まず第4
図においてプリンターが待機状態のときは垂直同期入力
信号VSYNC及びドツトカウントイネーブル信号DT
CNENがHであるためOR回路38aを通じて4ビツ
トバイナリカウンタ37はリセット状態にある。プリン
タがテスト印字モードになると垂直同期入力信号vSY
NC1次にドツトカウントイネーブル信DTCNENが
ともにLになりクロック信号CKIが入力可能となる。
AND回路38bにはクロック信号CKIとラッチ39
のQ出力が入力されており、ラッチ39のQ出力は詳し
くは後述するが主走査方向に黒あるいは白の同一ドツト
を印字するときに用いられる。なお垂直同期入力信号V
SYNCは1ペ一ジ分のテスト印字が終了するまでLで
ありクロック信号CK1は第12図のクロック端子A1
5に入力するクロック信号σV]と同一のものである。
のQ出力が入力されており、ラッチ39のQ出力は詳し
くは後述するが主走査方向に黒あるいは白の同一ドツト
を印字するときに用いられる。なお垂直同期入力信号V
SYNCは1ペ一ジ分のテスト印字が終了するまでLで
ありクロック信号CK1は第12図のクロック端子A1
5に入力するクロック信号σV]と同一のものである。
4ビットコンパレータ40.41は4ビツトバイナリカ
ウンタ37と8ビツトフリツプフロツプ42の出力が一
致(A、=B□、 A、=B2. A、=B、、 A、
=B、)したときのみOR回路43を通じてAND回路
38cにDATAを出力するものである。なお最終的な
りATAはインバータ38d、AND回路38cにより
ドツトカウントイネーブル信号DTCNENがLの時の
み出力される。DATAは第1図と同様に第12図に示
すデータ端子13に出力される。まず書込みデータラッ
チ信号WRIがLになると8ビツトフリツプフロツプ4
2はCPU44の8ビツトデータバス45のデータD7
〜DOをラッチする。次に連続データラッチ信号WR2
により8ビツトデータバス45のDOのデータをラッチ
39にラッチする。このとき主走査1ラインをすべて白
または黒印字する場合はI)Oを0として(ラッチ39
のQ出力がL)AND回路38bを閉とし、4ビツトバ
イナリカウンタ37が歩進することを禁止する。次に第
5図及至第8図のようなテスト印字パターンを作成する
場合の動作について説明する。これらの図における矢印
は用紙46の進行方向(副走査方向)を示す。まず第5
図(A)のような副走査で2ドツトを主走査16ドツト
毎に繰り返す例を説明する。同図(B)は同図(A)の
部分拡大図である。
ウンタ37と8ビツトフリツプフロツプ42の出力が一
致(A、=B□、 A、=B2. A、=B、、 A、
=B、)したときのみOR回路43を通じてAND回路
38cにDATAを出力するものである。なお最終的な
りATAはインバータ38d、AND回路38cにより
ドツトカウントイネーブル信号DTCNENがLの時の
み出力される。DATAは第1図と同様に第12図に示
すデータ端子13に出力される。まず書込みデータラッ
チ信号WRIがLになると8ビツトフリツプフロツプ4
2はCPU44の8ビツトデータバス45のデータD7
〜DOをラッチする。次に連続データラッチ信号WR2
により8ビツトデータバス45のDOのデータをラッチ
39にラッチする。このとき主走査1ラインをすべて白
または黒印字する場合はI)Oを0として(ラッチ39
のQ出力がL)AND回路38bを閉とし、4ビツトバ
イナリカウンタ37が歩進することを禁止する。次に第
5図及至第8図のようなテスト印字パターンを作成する
場合の動作について説明する。これらの図における矢印
は用紙46の進行方向(副走査方向)を示す。まず第5
図(A)のような副走査で2ドツトを主走査16ドツト
毎に繰り返す例を説明する。同図(B)は同図(A)の
部分拡大図である。
書込みデータラッチ信号v1ゴによりD7〜DOのデー
タ0001 0000を8ビツトフリツプフロツプ42
にラッチする。次いでDOのデータを1として連続デー
タラッチ信号WR2によりラッチ39にラッチする。こ
れによりAND回路38bはCKIにより動作が可能と
なる。まずCKIのゼロクロック目は4ビツトバイナリ
カウンタ37のD−A出力はooooであるのでD3〜
Do(lpデータすなわち4Q〜IQのデータ0o00
と一致し4ビツトコンパレータ40からDATAが出力
される。次にCKIのクロックが1クロック進むと4ビ
ツトバイナリカウンタ37の出力D−Aが0001とな
りD7〜D4のデータすなわち8Q〜5Qのデータ00
01と一致するので4ビツトコンパレータ41からデー
タが出力される。2クロツクから15クロツクまでの4
ビツトバイナリカウンタ37のD−A出力は001o〜
1111であるので4Q〜IQのデータ0000あるい
は8Q〜5Qのデータ0001と何れも一致しないので
4ビツトコンパレータ40゜41からは出力がない、す
なわち内印字である。
タ0001 0000を8ビツトフリツプフロツプ42
にラッチする。次いでDOのデータを1として連続デー
タラッチ信号WR2によりラッチ39にラッチする。こ
れによりAND回路38bはCKIにより動作が可能と
なる。まずCKIのゼロクロック目は4ビツトバイナリ
カウンタ37のD−A出力はooooであるのでD3〜
Do(lpデータすなわち4Q〜IQのデータ0o00
と一致し4ビツトコンパレータ40からDATAが出力
される。次にCKIのクロックが1クロック進むと4ビ
ツトバイナリカウンタ37の出力D−Aが0001とな
りD7〜D4のデータすなわち8Q〜5Qのデータ00
01と一致するので4ビツトコンパレータ41からデー
タが出力される。2クロツクから15クロツクまでの4
ビツトバイナリカウンタ37のD−A出力は001o〜
1111であるので4Q〜IQのデータ0000あるい
は8Q〜5Qのデータ0001と何れも一致しないので
4ビツトコンパレータ40゜41からは出力がない、す
なわち内印字である。
第2ライン以後も同様な動作を繰り返せばよい。
このように4ビツトバイナリカウンタ37は16クロツ
ク毎にoooo〜1111の出力を繰り返すのでD7〜
Doのデータを0001 0000とすることにより第
5図のようなテストパターンが作成できる。
ク毎にoooo〜1111の出力を繰り返すのでD7〜
Doのデータを0001 0000とすることにより第
5図のようなテストパターンが作成できる。
次に第6図(A)(同図(B)は(A)図の部分拡大図
)のような副走方向の所定ライン毎に主走査方向を1ラ
イン黒印字する場合の動作について説明する。まずD7
〜Doのデータを0000××××あるいはxxxx
0000として書込みデータラッチ信号WRIにより
8ビツトフリツプフロツプ42にラッチする。ここで×
は0あるいは1何れでも良い。次にDoをOとして連続
データラッチ信号WR2によりラッチ39にラッチさせ
AND回路38bを閉状態とする。これにより4ビツト
バイナリカウンタ37にはクロックε翌1が入力しない
のでドツトカウントイネーブル信号DTCNENがLに
立下がった以後も4ビツトバイナリカウンタ37のD−
A出力は0oOOである。従ってD7〜D4が0000
の場合は4ビツトコンパレータ41からDATAが出力
される。またD3〜Doがooooの場合は4ビツトコ
ンパレータ40からDATAが出力される。
)のような副走方向の所定ライン毎に主走査方向を1ラ
イン黒印字する場合の動作について説明する。まずD7
〜Doのデータを0000××××あるいはxxxx
0000として書込みデータラッチ信号WRIにより
8ビツトフリツプフロツプ42にラッチする。ここで×
は0あるいは1何れでも良い。次にDoをOとして連続
データラッチ信号WR2によりラッチ39にラッチさせ
AND回路38bを閉状態とする。これにより4ビツト
バイナリカウンタ37にはクロックε翌1が入力しない
のでドツトカウントイネーブル信号DTCNENがLに
立下がった以後も4ビツトバイナリカウンタ37のD−
A出力は0oOOである。従ってD7〜D4が0000
の場合は4ビツトコンパレータ41からDATAが出力
される。またD3〜Doがooooの場合は4ビツトコ
ンパレータ40からDATAが出力される。
次に第2ラインから第14ラインまでを内印字とするた
めにD7〜D4.D3〜Doのうち各々少なくとも1ビ
ツトだけ1であるデータ、例えば1000 0001を
出力し書込みデータラッチ信号Vπ]により8ビツトフ
リツプフロツプ42にラッチし、次にDoをOとして連
続データラッチ信号WR2によりラッチ39にラッチす
る。ラッチ39のQ出力はOであるため第1ラインと同
様4ビツトバイナリカウンタ37は歩進せずドツトカウ
ントイネーブル信号DTCNENがLに立下がった以後
もD−A出力はooooであり、これはD7〜D4出力
あるいはD3〜DO出力の何れとも一致しないので4ビ
ツトコンパレータ40゜41からは出力がない。これら
を繰り返すことにより第6図のような主走査方向のライ
ンテストパターンが作成できる。本パターンは縦線2ド
ツトであるので従来例の第13図(C)に比べ不良ドツ
トがあった場合印字が1ドツトとなって細くなるので不
良ドツトを容易に発見できる。
めにD7〜D4.D3〜Doのうち各々少なくとも1ビ
ツトだけ1であるデータ、例えば1000 0001を
出力し書込みデータラッチ信号Vπ]により8ビツトフ
リツプフロツプ42にラッチし、次にDoをOとして連
続データラッチ信号WR2によりラッチ39にラッチす
る。ラッチ39のQ出力はOであるため第1ラインと同
様4ビツトバイナリカウンタ37は歩進せずドツトカウ
ントイネーブル信号DTCNENがLに立下がった以後
もD−A出力はooooであり、これはD7〜D4出力
あるいはD3〜DO出力の何れとも一致しないので4ビ
ツトコンパレータ40゜41からは出力がない。これら
を繰り返すことにより第6図のような主走査方向のライ
ンテストパターンが作成できる。本パターンは縦線2ド
ツトであるので従来例の第13図(C)に比べ不良ドツ
トがあった場合印字が1ドツトとなって細くなるので不
良ドツトを容易に発見できる。
次に第7図 (A)((B)は部分拡大図)のような1
ドツトの斜線を印字する場合の動作について説明する。
ドツトの斜線を印字する場合の動作について説明する。
同図は主走査方向及び副主査方向の16ドツト毎に斜線
を印字するものである。本例の場合はD7〜D4とD3
〜Doは同一のデータを出力する必要がありまずCPU
44はパスライン45にoooo ooooを出力す
る。書込みデータラッチ信号WRIの動作は前2例と同
一である。次にDoを1としてAND回路38をクロッ
クCKIに同期して開閉させる。4ビツトバイナリカウ
ンタ37の出力はドツトカウントイネーブル信号DTC
NENが立下った時点でooo。
を印字するものである。本例の場合はD7〜D4とD3
〜Doは同一のデータを出力する必要がありまずCPU
44はパスライン45にoooo ooooを出力す
る。書込みデータラッチ信号WRIの動作は前2例と同
一である。次にDoを1としてAND回路38をクロッ
クCKIに同期して開閉させる。4ビツトバイナリカウ
ンタ37の出力はドツトカウントイネーブル信号DTC
NENが立下った時点でooo。
であり、4ビットコンパレータ40,41何れからもD
ATAが出力される黒印字となる。クロック信号CKI
の1クロツクから15クロツクまではD−Aが0001
,0010・・・1111でありD7〜D4.D3〜D
Oのデータ00oOと不一致であるのでDATAは出力
されず内印字となる。
ATAが出力される黒印字となる。クロック信号CKI
の1クロツクから15クロツクまではD−Aが0001
,0010・・・1111でありD7〜D4.D3〜D
Oのデータ00oOと不一致であるのでDATAは出力
されず内印字となる。
従って第1ドツトを黒とし以後16ドツト毎に黒印字と
なる。次に第2ラインについてはD7〜D4、D3〜D
oのデータを0001とすることにより第1ドツトを内
印字、第2ドツトを黒印字、第3ドツト乃至第16ドツ
トを内印字として、以後これを16ドツト毎に繰り返す
。また第3ラインはD7〜D4.D3〜DOを0010
とすることにより第1乃第2ドツトを内印字、第3ドツ
トを黒印字、第4ドツト及至第16ドツトを内印字とし
て以後これを16ドツト毎に繰り返す。このようにして
D7〜D4.D3〜DOのデータを第1ラインをo、o
ooとし、以後1ライン進む毎に0001.0010.
・・1111とり、mれを#lJ返すことにより斜線
のテストパターンが作成できる。また第8図は第3図と
同一のテストパターンであり、第7図の動作に対してD
7〜D4及びD3〜DOのデータをooooとして12
8ライン、0001として128ライン印字し、以後D
7〜D4及びD3〜DOのデータを1ビツトシフトし、
これを繰り返せばよい。
なる。次に第2ラインについてはD7〜D4、D3〜D
oのデータを0001とすることにより第1ドツトを内
印字、第2ドツトを黒印字、第3ドツト乃至第16ドツ
トを内印字として、以後これを16ドツト毎に繰り返す
。また第3ラインはD7〜D4.D3〜DOを0010
とすることにより第1乃第2ドツトを内印字、第3ドツ
トを黒印字、第4ドツト及至第16ドツトを内印字とし
て以後これを16ドツト毎に繰り返す。このようにして
D7〜D4.D3〜DOのデータを第1ラインをo、o
ooとし、以後1ライン進む毎に0001.0010.
・・1111とり、mれを#lJ返すことにより斜線
のテストパターンが作成できる。また第8図は第3図と
同一のテストパターンであり、第7図の動作に対してD
7〜D4及びD3〜DOのデータをooooとして12
8ライン、0001として128ライン印字し、以後D
7〜D4及びD3〜DOのデータを1ビツトシフトし、
これを繰り返せばよい。
次にこれらの動作を第9図のタイムチャートを用いて説
明する。k及び0で示すRES。
明する。k及び0で示すRES。
VSYNCは第2図の例と同一である。qに示されるD
7〜DoはCPUのパスライン45のデータでありRA
M47.ROM48等と共通のパスラインである。まず
書込データラッチ信号WRIによりD7〜DOのデータ
を8ビツトフリツプフロツプ42にラッチする。第9図
のタイムチャートは第7図の斜線の場合の例を示してお
り、このときCPU44はD7〜Doがoooo o
o。
7〜DoはCPUのパスライン45のデータでありRA
M47.ROM48等と共通のパスラインである。まず
書込データラッチ信号WRIによりD7〜DOのデータ
を8ビツトフリツプフロツプ42にラッチする。第9図
のタイムチャートは第7図の斜線の場合の例を示してお
り、このときCPU44はD7〜Doがoooo o
o。
Oであるデータをパスライン45に出力する。次にD○
を1として連続データラッチ信号WR2によりD○のデ
ータをラッチ39にラッチする。この時のD7〜D1の
データは1あるいはO何れでもよい。これによりドツト
カウントイネーブル信号DTCNENが、Lに立下がっ
た時点より4ピツ 中トバイナリカウンタ37はクロックCKIを計数開始
し、第1ドツトと第17ドツト及び以後16ドツト毎に
rに示すDATAを出力する。第2ラインに対してはD
7〜Doを0001 0001とすることにより第2ド
ツトと第18ドツト及び以後16ドツト毎にDATAを
出力する。
を1として連続データラッチ信号WR2によりD○のデ
ータをラッチ39にラッチする。この時のD7〜D1の
データは1あるいはO何れでもよい。これによりドツト
カウントイネーブル信号DTCNENが、Lに立下がっ
た時点より4ピツ 中トバイナリカウンタ37はクロックCKIを計数開始
し、第1ドツトと第17ドツト及び以後16ドツト毎に
rに示すDATAを出力する。第2ラインに対してはD
7〜Doを0001 0001とすることにより第2ド
ツトと第18ドツト及び以後16ドツト毎にDATAを
出力する。
上述のように第4図のテストパターン発生回路によれば
データにより種々のテストパターンが作成可能であり、
不良ドツトの検出の他印字ブレ、画像カスレなどを発見
するのに適したテストパターンの発生が可能である。
データにより種々のテストパターンが作成可能であり、
不良ドツトの検出の他印字ブレ、画像カスレなどを発見
するのに適したテストパターンの発生が可能である。
また第12図におけるPTIに開披形、PT2に開披形
を印加すればネガ像が印字され、さらにデータ端子13
に入力するDATAとPTI、PT2の波形の選択によ
り正現像、反転現像、ポジパターン、ネガパターンの何
れにも対応可能である。
を印加すればネガ像が印字され、さらにデータ端子13
に入力するDATAとPTI、PT2の波形の選択によ
り正現像、反転現像、ポジパターン、ネガパターンの何
れにも対応可能である。
なお上述の実施例において液晶光プリンターを例に説明
したが、本発明はこれに限定されることなくLEDプリ
ンター、マルチスタイラスプリンターなど主走査方向に
多数の書込みドツトを有するプリンターに退嬰できるこ
とは勿論である。
したが、本発明はこれに限定されることなくLEDプリ
ンター、マルチスタイラスプリンターなど主走査方向に
多数の書込みドツトを有するプリンターに退嬰できるこ
とは勿論である。
以上詳細に説明したように本発明によれば、プリンター
のテストパターンを発生するに当たり副走査方向に所定
ドツト#毎に規則的に位置ズレしたテストパターンを印
字できるので書込みヘッドの不良ドツトを容易に発見す
ることができる。
のテストパターンを発生するに当たり副走査方向に所定
ドツト#毎に規則的に位置ズレしたテストパターンを印
字できるので書込みヘッドの不良ドツトを容易に発見す
ることができる。
第1図は本発明におけるテスト印字パターン発生回路図
、 第2図は第1図のタイムチャート、 第3図はテスト印字パターンのドツト構成図、第4図は
本発明における他の実施例のテスト印字パターン発生回
路図、 第5図(A)、(B)、第6図(A)、(B)、第7図
(A)、(B)、第8図(A)、(B)は他の実施例に
よるテスト印字パターンのドツト構成図、 第9図は第4図のタイムチャート 第10図は液晶プリンターの断面図。 第11図は液晶光シャッタの外観図、 第12図(A)、(B)は液晶光シャッタの駆動回路図
、 第13図(A)、(B)、(C)は従来のテストパター
ン図である。 3・・・液晶ヘッド、3m・・・液晶光シャッタ、31
・・・マイクロシャッタ、14・・・シフトレジスタ、
18・・・データラッチ、19・・・データ遅延部、2
o・・・データ混合部、21・・・ドライバー、27.
28゜29.30.37・・・4ビツトバイナリカウン
タ、30.40.41・・・4ビツトコンパレータ、3
9・・・ラッチ、42・・・8ビツトフリツプフロツプ
、44・・・CPU、45・・・パスライン特 許 出
願 人 カシオ電子工業株式会社同 上
カシオ計算機株式会社第1図 第3図 CB) (A)第5図 第6図 第11図 第13図
、 第2図は第1図のタイムチャート、 第3図はテスト印字パターンのドツト構成図、第4図は
本発明における他の実施例のテスト印字パターン発生回
路図、 第5図(A)、(B)、第6図(A)、(B)、第7図
(A)、(B)、第8図(A)、(B)は他の実施例に
よるテスト印字パターンのドツト構成図、 第9図は第4図のタイムチャート 第10図は液晶プリンターの断面図。 第11図は液晶光シャッタの外観図、 第12図(A)、(B)は液晶光シャッタの駆動回路図
、 第13図(A)、(B)、(C)は従来のテストパター
ン図である。 3・・・液晶ヘッド、3m・・・液晶光シャッタ、31
・・・マイクロシャッタ、14・・・シフトレジスタ、
18・・・データラッチ、19・・・データ遅延部、2
o・・・データ混合部、21・・・ドライバー、27.
28゜29.30.37・・・4ビツトバイナリカウン
タ、30.40.41・・・4ビツトコンパレータ、3
9・・・ラッチ、42・・・8ビツトフリツプフロツプ
、44・・・CPU、45・・・パスライン特 許 出
願 人 カシオ電子工業株式会社同 上
カシオ計算機株式会社第1図 第3図 CB) (A)第5図 第6図 第11図 第13図
Claims (3)
- (1)主走査方向に多数の書込みドットを有するプリン
ターのテストパターン発生装置において、所定周期で発
生するクロック信号を計数する計数手段と、該計数手段
の出力値と所定データを入力し該出力値と該所定データ
を比較する比較手段と、該比較手段による前記出力値と
前記所定データの一致検出に基づき前記書込みドットに
所定信号を与える印字信号発生手段とを有することを特
徴とするテストパターン発生装置。 - (2)前記所定信号はドットを印字するための印字信号
であることを特徴とする特許請求の範囲第1項記載のテ
ストパターン発生装置。 - (3)前記所定信号はドットを印字しないための非印字
信号であることを特徴とする特許請求の範囲第1項記載
のテストパターン発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32766187A JP2938075B2 (ja) | 1987-12-24 | 1987-12-24 | テストパターン発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32766187A JP2938075B2 (ja) | 1987-12-24 | 1987-12-24 | テストパターン発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01166977A true JPH01166977A (ja) | 1989-06-30 |
JP2938075B2 JP2938075B2 (ja) | 1999-08-23 |
Family
ID=18201553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32766187A Expired - Fee Related JP2938075B2 (ja) | 1987-12-24 | 1987-12-24 | テストパターン発生装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2938075B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US5605472A (en) * | 1994-07-12 | 1997-02-25 | Yazaki Corporation | Connector fitting detection mechanism |
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JP2018180080A (ja) * | 2017-04-05 | 2018-11-15 | 富士ゼロックス株式会社 | 画像形成装置 |
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-
1987
- 1987-12-24 JP JP32766187A patent/JP2938075B2/ja not_active Expired - Fee Related
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JP2938075B2 (ja) | 1999-08-23 |
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