JPH01165167A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01165167A JPH01165167A JP32442287A JP32442287A JPH01165167A JP H01165167 A JPH01165167 A JP H01165167A JP 32442287 A JP32442287 A JP 32442287A JP 32442287 A JP32442287 A JP 32442287A JP H01165167 A JPH01165167 A JP H01165167A
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- Japan
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- oxide film
- silicon oxide
- epitaxial layer
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 10
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 27
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、半導体装置に係り、特に高周波高出力トラ
ンジスタに関するものである。
ンジスタに関するものである。
第３図は従来の高周波高出力トランジスタの製造工程を
示す断面図であり、この図において、１はシリコン基板
、２はエピタキシャル層、３はエミッタ電極に流れる電
流を制御し、熱の発生がベース領域で局部に生じないよ
うにするためのエミッタ安定化のための抵抗領域、４は
ベース領域、５はエミッタ領域、６はシリコン酸化膜、
７は前記シリコン酸化膜６の上につけるシリコン酸化膜
、８は金等の電極金属である。
示す断面図であり、この図において、１はシリコン基板
、２はエピタキシャル層、３はエミッタ電極に流れる電
流を制御し、熱の発生がベース領域で局部に生じないよ
うにするためのエミッタ安定化のための抵抗領域、４は
ベース領域、５はエミッタ領域、６はシリコン酸化膜、
７は前記シリコン酸化膜６の上につけるシリコン酸化膜
、８は金等の電極金属である。
次に従来の高周波高出力トランジスタの製造方法につい
て第３図に基づいて説明する。
て第３図に基づいて説明する。
まず、第３図（ａ）に示すように、シリコン基板１上に
エピタキシャル層２を形成したエピタキシャルウェハ上
にシリコン酸化膜６を形成し、抵抗領域３を形成するた
め写真製版にてシリコン酸化膜６を選択的に除去した後
、シリコン酸化膜６をバリアとして抵抗領域３を形成す
る。次に、第３図（ｂ）に示すように、ベース領域４と
なる部分を写真製版にてシリコン酸化膜６を選択的に除
去し、シリコン酸化膜６をバリアとしてベース領域４を
形成する０次いで、第３図（ｅ）に示すように、新たな
シリコン酸化膜７を形成し、エミッタ領域５となる部分
のシリコン酸化１１ｉ７を写真製版にて選択的に除去し
、シリコン酸化膜７をバリアとしてエミッタ領域５を形
成する。さらに、第３図（ｄ）に示すように、シリコン
酸化膜７のベースコンタクト領域と抵抗を形成するため
の部分を写真製版にて除去し、その上にＡｕ等の電極金
属８を形成し、写真製版にて電極（図示せず）を形成す
る。
エピタキシャル層２を形成したエピタキシャルウェハ上
にシリコン酸化膜６を形成し、抵抗領域３を形成するた
め写真製版にてシリコン酸化膜６を選択的に除去した後
、シリコン酸化膜６をバリアとして抵抗領域３を形成す
る。次に、第３図（ｂ）に示すように、ベース領域４と
なる部分を写真製版にてシリコン酸化膜６を選択的に除
去し、シリコン酸化膜６をバリアとしてベース領域４を
形成する０次いで、第３図（ｅ）に示すように、新たな
シリコン酸化膜７を形成し、エミッタ領域５となる部分
のシリコン酸化１１ｉ７を写真製版にて選択的に除去し
、シリコン酸化膜７をバリアとしてエミッタ領域５を形
成する。さらに、第３図（ｄ）に示すように、シリコン
酸化膜７のベースコンタクト領域と抵抗を形成するため
の部分を写真製版にて除去し、その上にＡｕ等の電極金
属８を形成し、写真製版にて電極（図示せず）を形成す
る。
以上のようにして、第３図（ｄ）に示すようなトランジ
スタを製造することができる。
スタを製造することができる。
従来の半導体装置は以上のように構成されているので、
ベース領域４と抵抗領域３の形状は同一層厚のエピタキ
シャル層２に第３図のように形成される。ベース領域４
は濃度も低く、ガードリング構造をとることにより耐圧
を上げることができるが、抵抗領域５は濃度が高く、か
つ耐圧を上げるためには深くしなければならない。しか
し、深くすると高周波高出力トランジスタではエピタキ
シャル層厚が厚くなり、特性が劣化する。また、高周波
高出力トランジスタでは高耐圧であればあるほど動作電
圧を上げることができ、高出力につながり良好となるが
、以上のように相反する問題点がある。
ベース領域４と抵抗領域３の形状は同一層厚のエピタキ
シャル層２に第３図のように形成される。ベース領域４
は濃度も低く、ガードリング構造をとることにより耐圧
を上げることができるが、抵抗領域５は濃度が高く、か
つ耐圧を上げるためには深くしなければならない。しか
し、深くすると高周波高出力トランジスタではエピタキ
シャル層厚が厚くなり、特性が劣化する。また、高周波
高出力トランジスタでは高耐圧であればあるほど動作電
圧を上げることができ、高出力につながり良好となるが
、以上のように相反する問題点がある。
この発明は、上記のような問題点を解決するためになさ
れたもので、高耐圧が確保できるとともに、高周波特性
を向上させることができる半導体装置を得ることを目的
とする。
れたもので、高耐圧が確保できるとともに、高周波特性
を向上させることができる半導体装置を得ることを目的
とする。
（問題点を解決するための手段〕
この発明に係る半導体装置は、半導体基板上に成長され
たベース領域のエピタキシャル層厚を抵抗領域のエピタ
キシャル層厚より薄く形成したものである。
たベース領域のエピタキシャル層厚を抵抗領域のエピタ
キシャル層厚より薄く形成したものである。
この発明における半導体装置は、半導体基板上のベース
領域のエピタキシャル層厚を薄く形成したことにより、
高周波特性が向上するとともに、抵抗領域のエピタキシ
ャル層厚を厚く形成したことにより耐圧が向上する。
領域のエピタキシャル層厚を薄く形成したことにより、
高周波特性が向上するとともに、抵抗領域のエピタキシ
ャル層厚を厚く形成したことにより耐圧が向上する。
〔実施例）
以下、この発明の一実施例を第１図について説明する。
第１図において、１〜８は第３図と同じものを示すが、
この発明ではベース領域４部分のエピタキシャル層２０
層厚を他の部分に比べ薄く形成したものである。
この発明ではベース領域４部分のエピタキシャル層２０
層厚を他の部分に比べ薄く形成したものである。
次に第１図のこの発明の半導体装置の製造工程について
、第２図（ａ）〜（ｅ）を用いて説明する。
、第２図（ａ）〜（ｅ）を用いて説明する。
まず、第２図（ａ）に示すように、シリコン基板１上に
厚目にエピタキシャル層２を成長させたエピタキシャル
ウェハを用いて、このエピタキシャル層２上にシリコン
酸化膜９を形成した後、ベース領域４を形成しようとす
る部分を少し大きめにシリコン酸化膜９を写真製版によ
り除去する。
厚目にエピタキシャル層２を成長させたエピタキシャル
ウェハを用いて、このエピタキシャル層２上にシリコン
酸化膜９を形成した後、ベース領域４を形成しようとす
る部分を少し大きめにシリコン酸化膜９を写真製版によ
り除去する。
次に、第２図（ｂ）に示すように、シリコン酸化膜９を
マスクにしてエピタキシャル層２をエツチングし、所定
のエピタキシャル層厚になるまでエツチングする。次い
で、第２図（ｅ）に示すように、第２図（ｂ）のシリコ
ン酸化膜９を除去した後、新しくシリコン酸化膜６を形
成し、抵抗領域３を形成するため写真製版にてシリコン
酸化膜６を選択的に除去する。次にシリコン酸化ｗＡ６
をマスクとして不純物を注入または拡散し、抵抗領域３
を形成した後アニールを行う。さらに、第２図（ｄ）に
示すように、ベース領域４を形成するため写真製版にて
シリコン酸化膜６を選択的にエツチング除去した後、シ
リコン酸化膜６をマスクとして不純物を注入または拡散
し、そのあとアニールを行う。さらに、第２図（ｅ）に
示すように、その上に新しいシリコン酸化膜７を形成し
、エミッタ領域５を形成するため、シリコン酸化膜７を
選択的にエツチング除去した後、シリコン１１１ｉ 化
［７をマスクとして不純物を注入または拡散し、次いで
アニールを行う。そして、ベースコンタクトおよび抵抗
部のコンタクトをあけてその上に電極金属８を形成した
後、写真製版にて電極を形成することにより第１図の半
導体装置が得られる。
マスクにしてエピタキシャル層２をエツチングし、所定
のエピタキシャル層厚になるまでエツチングする。次い
で、第２図（ｅ）に示すように、第２図（ｂ）のシリコ
ン酸化膜９を除去した後、新しくシリコン酸化膜６を形
成し、抵抗領域３を形成するため写真製版にてシリコン
酸化膜６を選択的に除去する。次にシリコン酸化ｗＡ６
をマスクとして不純物を注入または拡散し、抵抗領域３
を形成した後アニールを行う。さらに、第２図（ｄ）に
示すように、ベース領域４を形成するため写真製版にて
シリコン酸化膜６を選択的にエツチング除去した後、シ
リコン酸化膜６をマスクとして不純物を注入または拡散
し、そのあとアニールを行う。さらに、第２図（ｅ）に
示すように、その上に新しいシリコン酸化膜７を形成し
、エミッタ領域５を形成するため、シリコン酸化膜７を
選択的にエツチング除去した後、シリコン１１１ｉ 化
［７をマスクとして不純物を注入または拡散し、次いで
アニールを行う。そして、ベースコンタクトおよび抵抗
部のコンタクトをあけてその上に電極金属８を形成した
後、写真製版にて電極を形成することにより第１図の半
導体装置が得られる。
なお、上記実施例では、高周波高出力トランジスタにつ
いて述べたが、この発明は安定化抵抗（抵抗領域）をエ
ピタキシャル層２の中に形成するような半導体装置につ
いても上記実施例を同様に通用できる。
いて述べたが、この発明は安定化抵抗（抵抗領域）をエ
ピタキシャル層２の中に形成するような半導体装置につ
いても上記実施例を同様に通用できる。
以上説明したようにこの発明は、半導体基板上に成長さ
れたベース領域のエピタキシャル層厚を抵抗領域のエピ
タキシャル層厚より薄く形成したので、価格を上昇させ
ることなく高耐圧で、かつ高周波特性を向上させた半導
体装置が得られる効果がある。
れたベース領域のエピタキシャル層厚を抵抗領域のエピ
タキシャル層厚より薄く形成したので、価格を上昇させ
ることなく高耐圧で、かつ高周波特性を向上させた半導
体装置が得られる効果がある。
第１図はこの発明の一実施例を示す半導体装置の断面図
、第２図（ａ）〜（ｅ）はこの発明の一実施例による半
導体装置の製造フローを示す断面図、第３図（ａ）〜（
ｄ）は従来の半導体装置の製造フローを示す断面図であ
る。 図において、１はシリコン基板、２はエピタキシャル層
、３は抵抗領域、４はベース領域、５はエミッタ領域、
６．７．９はシリコン酸化膜、８は電極金属である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図（死の１） 第２図（’ｆＣＱ２） 第３図
、第２図（ａ）〜（ｅ）はこの発明の一実施例による半
導体装置の製造フローを示す断面図、第３図（ａ）〜（
ｄ）は従来の半導体装置の製造フローを示す断面図であ
る。 図において、１はシリコン基板、２はエピタキシャル層
、３は抵抗領域、４はベース領域、５はエミッタ領域、
６．７．９はシリコン酸化膜、８は電極金属である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図（死の１） 第２図（’ｆＣＱ２） 第３図
Claims (1)
- 半導体基板上に成長されたエピタキシャル層上にエミ
ッタ安定化のための抵抗領域と、ベース領域とを備えた
半導体装置において、前記ベース領域の前記半導体基板
上のエピタキシャル層厚を前記抵抗領域のエピタキシャ
ル層厚より薄く形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32442287A JPH01165167A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32442287A JPH01165167A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165167A true JPH01165167A (ja) | 1989-06-29 |
Family
ID=18165620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32442287A Pending JPH01165167A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165167A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559765A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS60117764A (ja) * | 1983-11-30 | 1985-06-25 | Nec Corp | 半導体装置の製造方法 |
| JPS62190860A (ja) * | 1986-02-18 | 1987-08-21 | Nec Corp | 半導体装置 |
-
1987
- 1987-12-22 JP JP32442287A patent/JPH01165167A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559765A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS60117764A (ja) * | 1983-11-30 | 1985-06-25 | Nec Corp | 半導体装置の製造方法 |
| JPS62190860A (ja) * | 1986-02-18 | 1987-08-21 | Nec Corp | 半導体装置 |
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