JPH01162168A - パルス幅エラー検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ インタフェース信号等のパルス幅異常を検出するパルス
幅エラー検出回路に関し、 ロジック特性上、検出不可能な短いパルス幅の入力パル
ス信号であっても確実にエラー検出できることを目的と
し、 識別不可能なパルス幅をもつ入力パルス信号をパルス幅
伸長回路によりエラー判別のための基準パルス幅以下で
且つ識別可能なパルス幅に伸長し、このパルス幅伸長信
号をゲート回路で入力パルス信号と加算してパルス幅エ
ラー判別回路に出力するようにした。

［産業上の利用分野］ 本発明は、インタフェース信号等のパルス幅異常を検出
するパルス幅エラー検出回路に関する。

コンピュータシステムにおける各種のインタフェース信
号等にあっては、正しい信号が伝送されないときにはハ
ードエラー等を引き起こす恐れがあることから、インタ
フェース信号に異常がないかどうか検出するエラー検出
回路を設け、エラー検出出力のロギング処理等によりハ
ードエラー発生の原因が容易に分かるようにしている。

［従来の技術］ 第５図は従来のエラー検出回路の一例を示す。

第５図において、オプションポート２２ａ、２２ｂ、　
　・・・、２２ｎは同一プリント基板であり、チャンネ
ル数に応じて増設される。一方、エラー判別回路１４は
異なるプリント基板にオプションポート２２ａ〜２２ｎ
に対するコモンポート２４として設けられ、オプション
ポート２２ａ〜２２ｎから送出される信号をドツトＯＲ
Ｌでインタフェース信号に異常がないかどうか判別する
。

オプションポート２２ａ〜２２ｎのそれぞれには２種類
のインタフェース信号ＩＮＴ−１，２がドライバ２６．
３０により入力される。オプションポート２２ａ〜２２
ｎの出力信号はオーブンコレクタ信号であり、ＡＮＤゲ
ート２８．３２に対するゲート信号により抑止されてお
り、チャンネルと接続中の特定のオプションポート、例
えばオプションポート２２ａのみのＡＮＤゲート２８゜
３２がゲート信号により許容状態となってドライバ２６
．３０からのインタフェース信号ＩＮＴ−１，２はコモ
ンポート２４のエラー判別回路１４に出力される。

コモンポート２４のエラー判別回路１４は各種のエラー
を検出することができるが、その１つとしてパルス幅エ
ラーの検出を行なっている。

即ち、エラー判別回路１４には、パルス幅エラーの判別
基準として基準パルス幅Ｔｒｅｆ　　（例えばＴｒｅｆ
　＝　１００ｎｓ）が予め設定されており、オプション
ポート２２ａ〜２２ｎのいずれか１つから出力されるイ
ンタフェース信号のパルス幅Ｔｎと基準パルス幅とを比
較し、基準パルス幅Ｔ　ｒｅｆ以下のときパルス幅エラ
ーの検出出力を生ずる。

［発明が解決しようとする問題点］ しかしながら、このような従来のパルス幅エラー検出回
路にあっては、チャンネルと接続中のオプションポート
に例えば５ｎｓ程度のインタフェース信号が与えられた
とすると、５ｎｓ程度の短いパルス幅にあってはオプシ
ョンポートのロジックの特性上、この５ｎｓ程度のイン
タフェース信号を検出してエラー判別回路に出力するこ
とができず、パルス幅エラーが検出できないという問題
があった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、ロジック特性上、検出不可能な短いパルス幅の入
力パルス信号であっても確実にパルス幅エラーを検出で
きるようにしたパルス幅エラー検出回路を提供すること
を目的とする。

［問題点を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、識別不能なパルス幅、例えば５ｎｓ程
度のパルス幅をもつ入力パルス信号ａをエラー判別の基
準パルス幅Ｔｒｅｆ　　（例えばＴｒｅｆ＝１００ｎｓ
）以下で且つ識別可能なパルス幅Ｔ２に伸長するパルス
幅伸長回路１０と、パルス幅伸長回路１０の出力信号ｄ
と入力パルス信号ａとを加算するゲート回路１２と、ゲ
ート回路１２の出力信号ｅが基準パルス幅Ｔ　ｒｅｆ以
下にあることを判別してエラー検出出力を生ずるパルス
幅判別回路１４とを設けるようにしたものである。

［作用］ ロジックの特性上、識別不可能な５ｎｓ程度の短いパル
ス幅をもつインタフェース信号であっても、パルス幅伸
長回路によってロジック特性上、識別可能な例えば２〜
３マシンサイクルのパルス幅をもち且つエラー判別のた
めの基準パルス幅以下となるパルス幅に伸長され、最終
的に入力パルス信号と加算してエラー判別回路に出力さ
れるため、５ｎｓ程度のロジック特性上、検出不可能な
パルス幅であっても、確実にパルス幅エラーを検出する
ことができる。

［実施例］ 第２図は本発明の一実施例を示した実施例構成図である
。

第２図において、２２ａ〜２２ｎは同一プリント板上に
増設チャンネル数に合せて実装されるオプションポート
、２４は別のプリント基板で形成されたコモンポートで
あり、コモンポート２４にはパルス幅判別回路１４が設
けられる。

オプションポート２２ａ〜２２ｎのそれぞれにはインタ
フェース信号がドライバ２６により入力され、ドライバ
２６の出力はパルス幅伸長回路１Ｏに与えられている。

パルス幅伸長回路１０はドライバ２６からのインタフェ
ース信号がロジックの特性上識別不可能なパルス幅、例
えば５ｎｓ程度のパルス幅しかもたない場合にパルス幅
判別回路１４に設定されているエラー判別のための基準
パルス幅Ｔ　ｒｅｆ以下で、且つロジック特性上識別可
能なパルス幅Ｔ２に伸長して出力する。

このパルス幅伸長回路１０は第１の微分回路１６、パル
ス幅保証回路１８及び第２の微分回路２０で構成される
。第１の微分回路１６はドライバ２６からのインタフェ
ース信号の立ち上がりに同期した微分信号を出力する。

パルス幅保証回路１８は第１の微分回路１６からの微分
出力でトリガされ、パルス幅判別回路１４に設定した基
準パルス幅Ｔ　ｒｅｆを越える一定パルス幅Ｔ１のパル
ス信号を発生する。第２の微分回路２０はパルス幅保証
回路１８からの保証信号をパルス幅判別回路１４に設定
した基準パルス幅Ｔ　ｒｅｆ以下で、且つロジック特性
上識別可能な一定パルス幅Ｔ２をもつパルス信号に変換
する。

パルス幅伸長回路１０の出力とドライバ２６からのイン
タフェース信号はＯＲゲート１２で加算され、チャンネ
ル接続中にゲート信号により許容状態となるＮＡＮＤゲ
ート２８を通してコモンポート２４のパルス幅判別回路
１４に与えられている。

第３図は第２図の実施例におけるオプションポート２２
ａ〜２２ｎに設けたパルス幅伸長回路１０の具体的な実
施例を示した実施例構成図である。

第３図において、ドライバ２６からのインタフェース信
号ａを入力した第１の微分回路１６は、遅延回路３４、
インバータ３６及びＮＡＮＤゲート３８でデジタル的な
微分回路を構成している。

即ち、遅延回路３４で入力パルス信号を所定時間遅延し
た後にインバータ３６で反転してＮＡＮＤゲート３８の
一方に入力すると共にＮＡＮＤゲート３８の他方に入力
パルス信号を直接入力することで、遅延回路３４の遅延
時間で定まるパルス幅をもった入力パルス信号の立上が
りに同期した微分パルス信号すを発生する。

第１の微分回路１６からの微分信号すはパルス幅保証回
路１８に入力され、パルス幅保証回路１８はＪＫ−ＦＦ
４０，４２及び４４を縦接続している。第１段目のＪＫ
−ＦＦ４０のプリセット端子ＰＳに第１の微分回路１６
の微分信号すが入力され、Ｊ端子はロジックｒＯＪに固
定され、Ｋ端子には第３段目のＪＫ−ＦＦ４４のＱ出力
が帰還接続されている。また、ＪＫ−ＦＦ４０，４２及
び４４のクロック端子ＣにはマシンクロックＭＣが与え
られる。更に、第１段目のＪＫ−ＦＦ４０のＱ出力は第
２段目のＪＫ−ＦＦ４２のＪ端子に、また０出力はに端
子に接続され、第２段目と第３段目のＪＫ−ＦＦ４２と
４４についても同様に接続される。

このようなパルス幅保証回路１８の構成により微分信号
すのプリセット端子ＰＳの入力でセットされた第１段目
のＪＫ−ＦＦ４０は、第３段目のＪＫ−ＦＦ４４がセッ
トされた後にリセットされるため、パルス幅保証回路１
８の出力となる第１段目のＪＫ−ＦＦ４０のＱ出力はマ
シンクロックＭＣの２〜３個に相当するパルス幅Ｔ１を
もつパルス幅保証信号Ｃを出力することになる。

パルス幅保証回路１８の保証信号Ｃを入力した第２の微
分回路２０は、遅延回路４６、インバータ４８及びＡＮ
Ｄゲート５０で構成される。即ち、パルス幅保証信号Ｃ
を遅延回路４６で１２時間遅延してインバータ４８で反
転してＡＮＤゲート５０の一方に入力し、ＡＮＤゲート
５０の他方にはパルス幅保証信号Ｃが直接入力される。

その結果、ＡＮＤゲート５０はパルス幅保証信号Ｃの立
上がりに同期して遅延回路４６の遅延時間下２のパルス
幅をもつ微分信号ｄを出力する。ここで微分信号ｄのパ
ルス幅Ｔ２は、ロジック特性上識別可能で且つエラー判
別のための基準パルス幅Ｔ　ｒｅｆ以下となる。

パルス幅伸長回路１０の最終出力となる第２の微分回路
２０の出力ｄはＯＲゲート１２において第１の微分回路
１６を経由してドライバ２６より出力されたインタフェ
ース信号ａと加算され、チャンネル接続中にゲート信号
によって許容状態におかれるＮＡＮＤゲート２８を通っ
てコモンポート２４のエラー判別回路１４へ出力される
。

次に、第４図の信号波形説明図を参照して第３図の実施
例の動作を説明する。

今、時刻ｔ１のタイミングで正常なパルス幅をもったイ
ンタフェース信号ａが入力されたとすると、第１の微分
回路１６がインタフェース信号ａの立上がりに同期して
微分信号すを発生し、パルス幅保証回路１８の第１番目
のＪＫ−ＦＦ４０がプリセットされ、そのＱ出力として
のパルス幅保証信号Ｃの出力が開始される。次のマシン
クロックＭＣを受けるとプリセット状態にある第１段目
のＪＫ−ＦＦ４０にセットがかかり、２番目のマシンク
ロックＭＣで２段目のＪＫ−ＦＦ４２がセットされ、更
に３番目のマシンクロックで３段目のＪＫ−ＦＦ４４が
セットされ、この３段目のＪＫ−ＦＦ４４のセット後に
第１段目のＪＫ−ＦＦ４０がリセットされることでパル
ス幅保証信号Ｃの出力が停止し、第２の微分回路２０に
対しマシンクロックＭＯの２〜３個に相当するパルス幅
Ｔ１をもったパルス幅保証信号Ｃが出力されることにな
る。

パルス幅保証回路１８からのパルス幅保証信号Ｃを受け
た第２の微分回路２０はパルス幅保証信号Ｃの立上がり
に同期して遅延回路４６の遅延時間で定まる一定時間Ｔ
２のパルス幅をもつ微分信号ｄを発生し、最終的にＯＲ
ゲート１２でインタフェース信号ａと加算し、結果的に
正常なインタフェース信号ａと同じパルス幅をもつポー
ト出力信号ｅをＮＡＮＤゲート２８を介してエラー判別
回路１４に出力する。

このときポート出力信号ｅのパルス幅はエラー判別のた
めの基準パルス幅Ｔｒｅｆより大きいことからエラー検
出出力は出されない。

一方、時刻ｔ２のタイミングでパルス幅が異常に短い５
ｎｓ程度のインタフェース信号ａが入力したとすると、
第１の微分回路１６の微分信号ｄに基づいてパルス幅保
証回路１８がパルス幅Ｔ１をもったパルス幅保証信号Ｃ
を出力し、このパルス幅保証信号Ｃに基づいて第２の微
分回路２０がパルス幅Ｔ２をもった微分信号ｄを出力す
る。第２の微分回路２０からの微分信号ｄはＯＲゲート
１２で５ｎｓ程度と短いパルス幅をもったインタフェー
ス信号ａと加算され、ＮＡＮＤゲート２８を介してエラ
ー判別回路１４へ出力される。このときのポート出力信
号ｅはエラー判別のための基準パルス幅Ｔ　ｒｅｆより
小さいことから、パルス幅のエラー検出出力を生ずるこ
とになる。

このようにロジック特性上、検出することができないよ
うな短いパルス幅をもつインタフェース信号であっても
パルス幅伸長処理によりロジック特性上検出可能で且つ
エラー判別のための基準パルス幅Ｔ　ｒｅｆより短いパ
ルス幅をもつ信号に変換してエラー判別回路に出力して
パルス幅エラーを検出することができる。

尚、上記の実施例はオプションポートに入力されるイン
タフェース信号のパルス幅エラーの検出を例にとるもの
であったが、本発明はこれに限定されず、適宜の入力パ
ルス信号のパルス幅エラー検出につきそのまま適用する
ことができる。

［発明の効果］ 以上説明してきたように本発明によれば、ロジック特性
上検出不可能な微細パルスであっても確実にパルス幅エ
ラーとして検出することができる。

【図面の簡単な説明】 第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明の具体的な実施例構成図：第４図は本発
明の詳細な説明図； 第５図は従来回路の構成図である。 図中、 １０：パルス幅伸長回路 １２：ゲート回路（ＯＲゲート） １４：パルス幅判別回路 １６：第１の微分回路 １８：パルス幅保証回路 ２０：第２の微分回路 ２２ａ〜２２ｎニオブジヨンポート ２４：コモンポート ２６：ドライバ ２８．３８：ＮＡＮＤゲート ３４．４６：遅延回路 ３６．４８：インバータ ４０．４２，４４：ＪＫ−ＦＦ ５０：ＡＮＤゲート （ｂｌ ！−発朗／ｌ原４駁明図 第１図 ４（発り月−亥し枦己例Ｊｆ４万父１コ第２図

Claims (2)

【特許請求の範囲】
1. （１）識別不能なパルス幅をもつ入力パルス信号（ａ）
   をエラー判別の基準パルス幅（Ｔｒｅｆ）以下で且つ識
   別可能なパルス幅（Ｔ２）に伸長するパルス幅伸長回路
   （１０）と； 該パルス幅伸長回路（１０）の出力信号（ｄ）と入力パ
   ルス信号（ａ）とを加算するゲート回路（１２）と； 該ゲート回路の出力信号（ｅ）が前記規定パスル幅（Ｔ
   ｒｅｆ）以下にあることを判別してエラー検出出力を生
   ずるパルス幅判別回路（１４）と； を備えたことを特徴とするパルス幅エラー検出回路。
2. （２）前記パルス幅伸長回路（１０）は、前記入力パル
   ス信号の立上りに同期した微分信号（ｂ）を出力する第
   １の微分回路（１６）と、該第１の微分回路（１６）の
   出力でトリガされ前記規定パルス幅（Ｔｒｅｆ）を越え
   る一定パルス幅（Ｔ１）のパルス信号（ｃ）を発生する
   パルス幅保証回路（１８）と、該パルス幅保証回路（１
   ８）の保証信号（ｃ）を前記規定パルス幅（Ｔｒｅｆ）
   以下で且つ識別可能な一定パルス幅（Ｔ２）をもつパル
   ス信号（ｄ）に変換する第２の微分回路（２０）とを備
   えたことを特徴とする特許請求の範囲第１項記載のパル
   ス幅エラー検出回路。