JPH01161922A

JPH01161922A - アナログ−デジタル変換器

Info

Publication number: JPH01161922A
Application number: JP32210187A
Authority: JP
Inventors: Yoichi Morimi; 森見　洋一
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-12-17
Filing date: 1987-12-17
Publication date: 1989-06-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、アナログ−デジタル変換器（以下ｒＡ−Ｄ
変換器」という）に関し、特に本来のＡ−Ｄ変換機能に
加えて比較機能をもたせたＡ−Ｄ変換器に関するもので
ある。

〔従来の技術〕

第３図は従来のＡ−Ｄ変換器を示す図である。

同図において、１はこのＡ−Ｄ変換器全体を制御するＣ
ＰＵ等の制御装置であり、この制御装置１より制御回路
２にＡ−Ｄ変換を開始するための信号５ＴＡＲＴ等が与
えられるように構成されている。この制御回路２はシフ
トレジスタ３．ＡＮＤ回路４〜７およびＯＲ回路８．９
より構成されており、制御装置１からの信号５ＴＡＲＴ
、ＥＮＤによりＡ−Ｄ変換動作の開始、終了等の制御お
よび３つのフリップ７０ツブＦＦ１〜ＦＦ３より構成さ
れたラッチ回路１０へのデータ設定を行う。

そして、ラッチ回路１０から出力される３桁の２進数よ
りなるデジタル値Ｃ（Ｃ２，Ｃ１，Ｇｏ＞が制御装置１
に与えれるとともに、Ｄ−Ａ変換回路１１の入力側にも
与えられるように構成されている。さらに、デジタル値
Ｃ（Ｃ２，Ｃ１，Ｃｏ）はＤ−Ａ変換回路１１によりそ
の値に対応するアナログ値Ａ　（Ｃ２，Ｃ１，Ｇｏ）に
変換されて出力され、そのアナログ値Ａ　（０２，Ｃ１
，Ｇｏ）が比較回路１２の一方の入力側に与えられる。

比較回路１２では、Ｄ−Ａ変換回路１１より入力された
アナログ信号と、もう一方の入力である入力アナログ信
号ＡＶとの大小比較が行われ、その比較結果が出力され
るように構成されている。

上記シフトレジスタ３は、データ入力端子ＩＮに電源電
位Ｖ。０が、クロック入力端子ＣＬＯＣＫに基本クロッ
クＴの反転信号Ｔが、また、リセット入力端子ＲＥＳＥ
Ｔに信号ＥＮＤがそれぞれ印加され、後述のタイミング
を有する信号ＱＯ，Ｑ１を出力するように構成されてい
る。この信号ＱＯはＡＮＤ回路４の一方の入力側に印加
され、このＡＮＤ回路４のもう一方の入力側に印加され
る信号ＧＯＭＰとの論理積が求められてＡＮＤ回路４よ
りフリップ７０ツブＦＦ１のリセット入力端子に印加さ
れるように構成されている。また、この信号ＱＯはＡＮ
Ｄ回路５の一方の入力側にも印加され、このＡＮＤ回路
５のもう一方の入力側に印加される基本クロックＴとの
論理積が求められてＡＮＤ回路５より７リツプフロツプ
ＦＦ２のセット入力端子に印加されるように構成されて
いる。

一方、信号Ｑ１はＡＮ［）回路６の一方の入力側に印加
され、このＡＮＤ回路６のもう一方の入力側に印加され
る信号ＣＯＭＰとの論Ｉ！！積が求められてＡＮＤ回路
６よりＯＲ回路８の一方の入力側に印加され、さらに、
このＯＲ回路８のもう一方の入力側に印加される信号５
ＴＡＲＴとの論理和が求められてＯＲ回路８より７リツ
プ７０ツブＦＦ２のリセット入力端子に印加されるよう
に構成されている。また、この信号Ｑ１はＡＮＤ回路７
の一方の入力側にも印加され、このＡＮＤ回路７のもう
一方の入力側に印加される基本クロックＴとの論理積が
求められてＡＮＤ回路７より７リツプフロツプＦＦ３の
セット入力端子に印加されるように構成されている。な
お、フリップフロップＦＦＩのセット入力端子には、こ
の制御回路２を介して制御装置１より信号５ＴＡＲＴが
印加されるように構成されている。また、信号ＣＯＭＰ
と信号５ＴＡＲＴとの論理和がＯＲ回路９により求めら
れてこのＯＲ回路９より７リツプフロツプＦＦ３のリセ
ット入力端子に印加されるように構成されている。

次に、従来のＡ−Ｄ変換器の動作について第４図をもと
に説明する。第４図は、外部より入力されている入力ア
ナログ信号ＡＶがこのＡ−Ｄ変換器によりデジタル値Ｃ
（０，１，０）に変換される場合の各信号のタイミング
を示す図である。

まず、シフトレジスタ３の動作について説明する。この
シフトレジスタ３のデータ入力端子ＩＮには常に電源電
圧■。０として“１”が入力され、また、クロック入力
端子ＣＬＯＣＫには基本クロックＴの反転レベルの信号
Ｔが入力されているので、第４図中に示すように、信号
ＥＮＤが１″から“ＯＩＩに立ち上がった後で基本クロ
ックＴがはじめて１′”から“°Ｏ″に立下がる時（第
４図中の時刻ｂ）、信号ＱＯは°０”から′１″に変化
し、続いて、再び基本クロックＴが″“１″から“０″
に立下がる時（第４図中の時刻ｄ）、信号Ｑ１はＯ″か
ら１″に変化する。そして、信号ＥＮＤが０″から“１
゛に立上がった時（第４図中の時刻ｑ）、信号ＱＯ，Ｑ
１は“１″から“°０″に変化する。

いま、信号５ＴＡＲＴが“Ｏ”から“１”に変化した場
合（第４図中のａ）の動作について考察すると、このと
きにはフリップフロップＦＦ１のセット入力端子には信
号５ＴＡＲＴとして“１″′が与えられる。また、ＡＮ
Ｄ回路４の入力側の一方に信号ＱＯとして“ＯＰ＋が入
力されるので、もう一方の入力側に与えられる信号ＧＯ
ＭＰのレベルにかかわらずＡＮＤ回路４からＯ″が出力
されてフリップフロップＦＦ１のリセット入力端子に与
えられる。したがって、フリップフロップＦＦ１の出力
信号Ｃ２は“１”となる。

また、ＡＮＤ回路５の入力側の一方に信号ＱＯとしｔ″
０”が入力されるので、もう一方の入力側に与えられる
基本クロックＴのレベノ、しにかかわらずＡＮＤ回路５
から“０”が出力されてフリップフロップＦＦ２のセッ
ト入力端子に与えられる。

一方、ＯＲ回路８の入力側の一方に信号５ＴＡＲＴとし
て１″が入力されるので、もう一方の入力側に与えられ
るＡＮＤ回路６からの出力にかかわらずＯＲ回路８から
１″が出力されてフリップフロップＦＦ２のリセット入
力端子に与えられる。したがって、フリップフロップＦ
Ｆ２の出力信号Ｃ１は０″になる。

さらに、ＡＮＤ回路７の入力側の一方に信号Ｑ１として
０”が入力されるので、もう一方の入力側に与えられる
基本クロックＴのレベルにかかわらずＡＮＤ回路７から
“Ｏ″が出力されてフリップフロップＦＦ３のセット入
力端子に与えられる。一方、ＯＲ回路９の入力側の一方
に信号５ＴＡＲＴとして１″が入力されるので、もう一
方の入力側に与えられる信号ＧＯＭＰのレベルにかかわ
らずＯＲ回路９から“１″が出力されてフリップフロッ
プＦＦ３のリセット入力端子に与えられる。したがって
、フリップフロップＦＦ３の出力信号ＣＯは“Ｏ″にな
る。

このようにラッチ回路１０より出力されるデジタル値Ｃ
（Ｃ２，Ｃ１，Ｇｏ）の初期値はＣ（１゜０．０）とな
り、このデジタル値Ｃ（１，Ｏ，Ｏ）がＤ−Ａ変換回路
１１に与えられる。Ｄ−Ａ変換回路１１においては、ラ
ッチ回路１０から与えられたデジタル値Ｃ（１，Ｏ，Ｏ
）がその値に対応する電圧レベルをもつアナログ値Ａ　
（１，Ｏ，Ｏ）に変換されて比較回路１２に与えられる
。そして、比較回路１２においては、Ｄ−Ａ変換回路１
１から与えられたアナログ値Ａ　（１，０，０）と外部
から与えられＡ−Ｄ変換しようとしている入力アナログ
信号ＡＶとが比較される。比較の結果、基本クロックＴ
が“１”から“Ｏ”に立ち下がるタイミング（第４図中
のｂ）で入力アナログ信号ＡＶがアナログ値Ａ　（１，
Ｏ，Ｏ）より大きければ比較回路１２の出力である信号
ＧＯＭＰは“０″に、その逆に、入力アナログ信号ＡＶ
がアナログ値Ａ　（１，０，０）より小さければ信号Ｇ
ＯＭＰは“１”になる。この信号ＣＯＭＰは、制御回路
２に入力され、基本タロツクＴが立ち下がる時点（第４
図中のｂ）で、信号ＧＯＭＰの論理レベルに基づいて、
最上位桁の論理レベルを表すフリップ７０ツブＦＦＩの
出力信号Ｃ２の論理レベルが固定される（その詳細は後
述する）。すなわち、入力アナログ信号ＡＶがアナログ
値Ａ　（１，０゜０）より大きければ入力アナログ信号
ＡＶはアナログ値Ａ　（１，１，１）、Ａ　（１，１，
０）、Ａ（１，０，１）のうちのどれかに対応するもの
であり、出力信号Ｃ２は″１”と固定される。逆に、入
力アナログ信号ＡＶがアナログ値Ａ（１，０゜０）より
小さければ入力アナログ信号ＡＶはアナログ値Ａ　（０
，１，１）、Ａ　（０，１，０）、Ａ（０，０，１）の
うちのどれかに対応するものであり、出力信号Ｃ２はＯ
′′と固定される。

ここで、出力信号Ｃ２が“Ｏ′′あるいは１″に固定さ
れる理由について説明する。信号５ＴＡＲＴはＡ−Ｄ変
換の開始時（第４図中のａ）に１１０１＋から“１″に
なるがその直後の第４図中のａ−ｂ間において“１″か
ら“０″に戻るので、第４図中のｂの時点において、フ
リップフロップＦＦ１のセット入力端子には信号５ＴＡ
ＲＴとして０″が与えられる。またこのとき、信号ＱＯ
が“Ｏ″から“１″に変化してＡＮＤ回路４の入力側に
与えられるので、信号ＧＯＭＰが１″のときにはＡＮＤ
回路４から′１”が出力されてフリップフロップＦＦＩ
のリセット入力端子に与えられ、フリップフロップＦＦ
Ｉの出力信号Ｃ２は“Ｏ″になる一方、信号ＣＯＭＰが
“０゛′のときにはＡＮＤ回路４からＯ１１が出力され
てフリップフロップＦＦ１のリセット入力端子に与えら
れ、フリップフロップＦＦ１の出力信号Ｃ２は“１″の
まま保持される。なお、第４図の例では、入力アナログ
信号ＡＶはアナログ値Ａ　（１，０，０）より小さいの
で、信号ＧＯＭＰは“１”であり、出力信号Ｃ２は０″
に固定される。

なお、第４図中のｂの時点においては、基本クロックＴ
としてＡＮＤ回路５，７に′０″が入力され、ＡＮＤ回
路５．７から“ＯＩＩがフリップフロップＦＦ２．ＦＦ
３のセット入力端子にそれぞれ与えられるので、フリッ
プフロップＦＦ２．ＦＦ３の出力信号Ｃ１，Ｃ２はそれ
ぞれＯ１１のままである。以上のような一連の動作（第
４図中のａ−Ｃ間）により第１回目の比較サイクルが終
了する。

次に、基本クロックＴが再びＯ″′から１′。

に変化した場合（第４図中のＣ）の動作について説明す
る。

フリップフロップＦＦ１のセット入力端子に与えられる
信号５ＴＡＲＴは、第４図中のａ〜ｂの間の一定時間後
次のＡ−Ｄ変換までの間、常に０″であるので、フリッ
プフロップＦＦ１の出力信号Ｃ２は“Ｏ″のまま保持さ
れる。

一方、ＡＮＤ回路５の入力側には基本クロックＴとして
“１″がまた信号ＱＯとして“１″が入力されるので、
ＡＮＤ回路５から１″が出力されてフリップ７０ツブＦ
Ｆ２のセット入力端子に与えられる。また、ＡＮＤ回路
６の入力側には信号Ｑ１としてＯ″が入力されるので、
ＡＮＤ回路６より“０″が出力されてＯＲ回路８の一方
の入力側に与えられ、ＯＲ回路８のもう一方の入力側に
は信号５ＴＡＲＴとして０″が与えられるので、ＯＲ回
路８から“０″が出力されてフリップフロップＦＦ２の
リセット入力端子に与えられる。したがって、フリップ
７０ツブＦＦ２の出力信号Ｃ１は“１”になる。

なお、ＡＮＤ回路７の入力側には信号Ｑ１としてＯ”が
与えられ、ＡＮＤ回路７から“Ｏ”がフリップフロップ
ＦＦ３のセット入力端子に与えられるので、出力信号Ｃ
Ｏは゛Ｏ”のままである。

このようにしてラッチ回路１０よりデジタル値Ｃ（０，
１，０）が出力され、Ｄ−Ａ変換回路１１によりアナロ
グ値Ａ　（０，１，０）に変換される。そして、比較回
路１２により、入力アナログ信ＨＡＶ、！：アナ０グ１
ａＡ　（０，１，Ｏ）とが比較され、第４図の例では入
力アナログ信号ＡＶがアナログ値“Ａ　（０，１，Ｏ）
より大きいので、基本クロック■が“１″から“Ｏ”に
立下がるタイミン’ｊ＜第４図中（７）ｄ）Ｔ−信号Ｃ
ＯＭＰは”Ｏ”　に切換わる。

このＯ″の信号ＧＯＭＰはＡＮＤ回路６の一方の入力側
に与えられ、このとぎＡＮＤ回路６のもう一方の入力側
に与えられる信号Ｑ１が゛０パから″１″に切換えられ
るので、ＡＮＤ回路６は信号ＣＯＭＰの論理レベルをそ
のまま出力し、すなわち第４図の例では“０”を出力す
る。こうしてＡＮＤ回路６より０″がＯＲ回路８の一方
の入力側に与えられるとともに、ＯＲ回路８のもう一方
の入力側に信号５ＴＡＲＴとして“Ｏ″が与えられるの
で、ＯＲ回路８から″０″が７リツプフロツプＦＦ２の
リセット入力端子に与えられる。

したがって、フリップフロップＦＦ２の出力信号Ｃ１は
そのまま１″に固定される。なお、フリップ７０ツブＦ
Ｆ３の出力信号ＣＯについては、上記の如く０″のまま
である。以上のような一連の動作（第４図中の０〜０間
）により第２回目の比較サイクルが終了する。

次に、基本クロックＴが再び“Ｏ”から′１″に変化し
た場合（第４図中のｅ）について説明する。フリップフ
ロップＦＦ１．ＦＦ２の出力信号Ｃ２，ＣＩは、前記の
ごとく、それぞれ°Ｉ　Ｑ　Ｔｌ。

１″のまま保持される。

一方、ＡＮＤ回路７の入力側には信号Ｑ１としてパ１”
がまた基本クロックＴとして“１″が入力されるので、
ＡＮＤ回路７から“１′′が出力されてフリップフロッ
プＦＦ３のセット入力端子に与えられる。また、ＯＲ回
路９の入力側には信号ＣＯＭＰとしてＯ°′がまた信号
５ＴＡＲＴとしてＯ″が入力されるので、ＯＲ回路９か
らＯ″が出力されてフリップ７０ツブＦＦ３のリセット
入力端子に与えられる。したがって、フリップ７０ツブ
ＦＦ３の出力信＠ＣＯはパ１”になる。

このようにしてラッチ回路１０よりデジタル値Ｃ（０，
１，１）が出力され、Ｄ−Ａ変換回路１１によりアナロ
グ値Ａ（０，１，１）に変換される。そして、比較回路
１２により、入力アナログ信号ＡＶとアナログ値Ａ（０
，１，１）とが比較され、第４図の例では入力アナログ
信号ＡＶがアナログ値Ａ　（０，１，１）より小さいの
で、基本クロックＴが１″から“Ｏ１１に立下がるタイ
ミング（第４図中のｆ）で信号ＧＯＭＰは１”に切換ね
る。

この１”の信号ＣＯＭＰはＯＲ回路９の入力側に与えら
れ、ＯＲ回路９から°“１″が７リツプフロツブＦＦ３
のリセット入力端子に与えられて、フリップフロップＦ
Ｆ３の出力信号ＣＯはＯ″になる。その結果、最終的な
デジタル値Ｃ（Ｃ２゜ＣＩ、Ｃｏ）はデジタル値Ｃ（０
，１，０＞となる。以上のような一連の動作（第４図中
のｅ−ｑ）により第３回目の比較サイクルが終了する。

こうして、このデジタル値Ｃ（０，１，０）がフリップ
フロップＦＦ１．ＦＦ２．ＦＦ３より制御装置１に出力
されて、入力アナログ信号ＡＶがデジタル値Ｃ（０，１
，０）に変換されることになる。

（発明が解決しようとする問題点）従来のＡ−Ｄ変換器は以上のように構成されており、あ
る入力アナログ信号ＡＶに対して３回比較サイクルを行
うことによりその入力アナログ信号ＡＶに対応するデジ
タル値Ｃ（Ｃ２，Ｃ１，ＣＯ）が求められる。

しかしながら、従来のＡ−Ｄ変換器では、通常のＡ−Ｄ
変換機能しか有さないため、利用価値が低いという問題
を有していた。

この発明は上記のような問題点を解決するためになされ
たもので、通常のＡ−Ｄ変換の機能以外に、入力アナロ
グ信号の電圧レベルが任意に設定された所定の電圧レベ
ルよりも大きくなると制御装置に割り込みをかける機能
（以下「比較機能」という）をも備えたアナログ−デジ
タル変換器を得ることを目的とする。

〔問題点を解決するための手段〕

この発明は、２進数表示されるデジタル値の各桁の論理
レベルを表わすデータを保持してデジタル信号として出
力するラッチ回路と、前記ラッチ回路から出力されるデ
ジタル信号をそのデジタル値に応じた電圧レベルをもつ
アナログ信号に変換するＤ−Ａ変換回路と、入力アナロ
グ信号の電圧レベルと前記Ｄ−Ａ変換回路より出力され
るアナログ信号の電圧レベルの大小関係を比較してその
比較結果に応じた論理レベルをもつ比較検出信号を出力
する比較回路と、スタート信号に応答して前記ラッチ回
路に初期データをセットした後クロックパルスに同期し
て前記比較検出信号に基づき前記ラッチ回路に保持され
るデータを各桁毎に順次確定する制御部とを備えたアナ
ログ−デジタル変換器において、モード切換信号に基づ
き比較処理モードに切り換えられたときに前記制御部に
よる前記ラッチ回路への初期データのセットを禁止する
モード切換回路と、比較処理モードのときに、前記ラッ
チ回路に初期データをセットする手段と、前記モード切
換信号に基づき比較処理モードに切り換えられたときに
活性化され前記比較回路により前記入力アナログ信号の
電圧レベルが前記Ｄ−Ａ変挽変格回路出力されるアナロ
グ信号の電圧レベルと一致したことが検出されたときに
割り込み信号を出力する割り込み信号作成回路とを設け
ている。

〔作用〕

この発明に係るＡ−Ｄ変換器は、モード切換信号に基づ
き、比較処理モードに切り換えられたときに制御部によ
るラッチ回路への初期データのセットを禁止するととも
に、前記ラッチ回路に別の初期データがセラＩ・され、
比較回路により入力アナログ信号の電圧レベルがＤ−Ａ
変換回路から出力される前記初期データに対応したアナ
ログ信号の電圧レベルと一致したことが検出されたとき
に割り込み信号を出力する。

〔実施例〕

第１図はこの発明に係る一実施例を示す図である。同図
において、従来例と異なる点は、モード切換回路１３と
、フリップ７０ツブＦＦ１〜ＦＦ３を２人力のものとし
各々の７リツプフロツブＦＦ１〜ＦＦ３の第２のセット
入力端子には制御装置１からデータが与えられ、また、
第２のリセット入力端子には制御装置１からそれぞれイ
ンバータ１４〜１６を介してデータが与えらるように構
成されていることと、比較機能時における比較結果に基
づいて制御装置１に割り込み信号ＩＮＴを送ｇ割り込み
信号作成回路１７とを設けたこと、およびＡＮＤ回路５
の入力側にモード切換回路１３を介して信号ＧＯＭＰも
入力されるように構成したことである。

モード切換回路１３は２個のＡＮＤ回路１８゜１９で構
成されており、それぞれＡＮＤ回路１８゜１９において
信号５ＴＡＲＴ、ＣＯＭＰと信号ＭＯＤＥとの論理積が
求められて制御回路２に与えられるように構成されてい
る。

制御装置１から所望のデジタル値Ｃ（Ｃ２，Ｃ１、Ｇｏ
）に相当する３ビツトの比較データＸがラッチ回路１０
を構成するフリップフロップＦＦ１〜ＦＦ３の第２のセ
ット入力端子に与えられ、第２のリセット入力端子には
比較データＸの各ビットのデジタル信号がそれぞれイン
バータ１４〜１６により反転されて与えられるように構
成されている。

割り込み信号作成回路１７はＮＯＲ回路２０゜ワンショ
ット回路２１およびフリップフロップＦＦ４で構成され
ている。ＮＯＲ回路２０では、比較回路１２から出力さ
れる信号ＣＯＭＰと制御装置１から与えられる信号ＭＯ
ＤＥとの論理和の反転が求められワンショット回路２１
に与えられるように構成されている。そして、ワンショ
ット回路２１の出力側はフリップ７０ツブＦＦ４のセッ
ト入力端子に接続され、このフリップフロップＦＦ４の
リセット入力端子に制御装置１から信号Ｃが与えられる
とともに、フリップフロップＦＦ４の出力側から制御装
置へ割り込み信号ＩＮＴを与えるように構成されている
。その他の構成については従来例である第３図と同じで
ある。

次に、以上のように構成されたＡ−Ｄ変換器の動作につ
いて説明する。まず、このＡ−Ｄ変換器に本来のＡ−Ｄ
変換機能をもたせる場合は、制御装置１から出力される
信号ＭＯＤＥを“１″に設定する。この“１′°の信号
ＭＯＤＥは、モード切換回路１３のＡＮＤ回路１８．１
９の一方の入力側にそれぞれ与えられる。したがって、
ＡＮＤ回−路１８．１９はもう一方の入力レベルである
信号５ＴＡＲＴ、ＣＯＭＰの論理レベルをそれぞれその
まま出力する。また、ＩＩ　１　ＩＩの信号ＭＯＤＥは
、ＮＯＲ回路２０の一方の入力側にも与えられるので、
ＮＯＲ回路２０の出力はもう一方の入力にかかわらず゛
Ｏパとなり、これによりワンショット回路２１から“Ｏ
１１の出力がフリップ７０ツブＦＦ４のセット入力端子
に与えられて、割り込み信号ｒＮＴが“１°′になるこ
とはない。このように信号ＭＯＤＥを“１”に設定した
場合には、第３図の従来例の構成と等価となり、従来例
と同様の動作を行うのでその説明は省略する。

次に、信号ＭＯＤＥを０″に設定して、Ａ−り変換器に
比較機能をもたせる場合の動作について説明する。この
場合には、ＡＮＤ回路１８の一方の入力側に信号ＭＯＤ
Ｅとして“０″が与えられるので、このＡＮＤ回路１８
の出力はもう一方の入力である信号５ＴＡＲＴの論理レ
ベルにかかわらず常に０″となる。また、ＡＮＤ回路１
９の一方の入力側にも信号ＭＯＤＥとして“０°′が与
えられるので、このＡＮＤ回路１９の出力はもう一方の
入力である信号ＣＯＭＰの論理レベルにかかわらず常に
°“ＯＩＩとなる。

これらＡＮＤ回路１８．１９の“ＯＩＩの出力は、とも
に制御回路２に与えられる。そして、制御回路２に与え
られたＡＮＤ回路１８の０″の出力は、フリップフロッ
プＦＦ１の第１のセット入力端子にそのまま与えられる
。また、ＡＮＤ回路１９の０″の出力は、ＡＮＤ回路４
の一方の入力側に与えられ、ＡＮＤ回路４はもう一方の
入力レベルにかかわらず“Ｏｎを７リツプフロツブＦＦ
１の第１のリセット入力端子に与える。したがって、フ
リップフロップＦＦ１は、第２のセットおよびリセット
入力端子に与えられるデータにより出力レベルが決定さ
れる。例えば、フリップ７０ツブＦＦＩの第２のセット
入力端子に１”が与えられるときには、第２のリセット
入力端子にはインバータ１４によりレベルが反転されて
０″が与えられるので、フリップ７０ツブＦＦ１はＩＩ
　１　Ｉｔを出力する。

一方、ＡＮＤ回路１９の０″の出力がＡＮＤ回路５のひ
とつの入力側に与えられるので、ＡＮＤ回゛路５は他の
入力レベルにかかわらず“０″をフリップ７０ツブＦＦ
２の第１のセット入力端子に与える。また、ＡＮＤ回路
１９の“Ｏ”の出力がＡＮＤ回路６の一方の入力側に与
えられるので、ＡＮＤ回路６はもう一方の入力レベルに
かかわらず°゛０″をＯＲ回路８一方の入力側に与え、
ＯＲ回路８のもう一方の入力側にはＡＮＤ回路１８の“
０″の出力が与えられるのでＯＲ回路８は“０″の出力
を７リツプ７０ツブＦＦ１の第１のリセット入力端子に
与える。したがって、フリップフロップＦＦ２はフリッ
プフロップＦＦＩと同様に、第２のセットおよびリセッ
ト入力端子に与えられるデータにより出力レベルが決定
される。

ＡＮＤ回路７の一方の入力側には信号Ｑ１が与えられ、
この信号Ｑ１は第４図に示すように１サイクル目の比較
動作中（第４図中ａ−Ｃ）は１１０　ｔ＋であるので、
ＡＮＤ回路７はもう一方の入力レベルにかかわらず°“
０″を７リツプフロツプＦＦ３の第１のセット入力端子
に与える。また、ＯＲ回路９の入力側にはＡＮＤ回路１
８．１９の“Ｏ＋＋の出力が与えられるので、ＯＲ回路
９はフリップフロップＦＦ３の第１のリセット入力端子
に°゛Ｏ″を与える。したがって、フリップフロップＦ
’Ｆ３はフリップフロップＦＦ１．ＦＦ２と同様に、第
２のセットおよびリセット入力端子に与えられるデータ
により出力レベルが決定される。

以上のようにして、ラッチ回路１０より出力されるデジ
タル値Ｃ（Ｃ２，Ｃ１，Ｃｏ）は制御装置１より７リツ
プフロツブＦＦ１〜ＦＦ３に与えられるデジタル値Ｘ　
（Ｘ２．Ｘｌ、ＸＯ）により決定される。

次に、−例として、デジタル値Ｘが（０，１゜０）の場
合の動作について第２図をもとにして説明する。まず時
刻ｔ１において、制御装置１において信号ＭＯＤＥが“
１”から“、０”に切り換えられた状態で所定のデジタ
ル値Ｘ　（０，１，Ｏ）がラッチ回路１０に与えられる
。すなわち、フリップフロップＦＦ１の第２のセット入
力端子には制御装置１より“０”が与えられるとともに
、第２のリセット入力端子にはインバータ１４により反
転された信号“１″が与えられ、こうしてフリップフロ
ップＦＦ１の出力が゛０パにセットされる。また、フリ
ップフロップＦＦ２の第２のセット入力端子には制御装
置１より“１”が与えられとともに、第２のリセット入
力端子にはインバータ１５により反転された信号゛０″
が与えられ、こうしてフリップフロップＦＦ２の出力が
゛１パにセットされる。また、フリップ７０ツブＦＦ３
の第２のセット入力端子には制御袋＠１より０″が与え
られるとともに、第２のリセット入力端子には、インバ
ータ１６により反転された信号１１１　Ｔ１が与えられ
、こうしてフリップフロップＦＦ３の出力が“Ｏ１１に
セットされる。

これにより、ラッチ回路１０からデジタル値Ｃ（０，１
，Ｑ）が出力され、このデジタル値Ｃ（０，１，Ｏ）が
Ｄ−Ａ変換器１１によりアナログ値Ａ　（０，１，０）
に変換されて比較回路１２の一方の入力側に与えられる
。比較回路１２のもう一方の入力側には、入力アナログ
信号ＡＶが入力され、この入力アナログ信号ＡＶと上記
アナログ値Δ（０，１，０）とが比較される。

第２図中の時刻ｔ２になると、当初０レベルであった入
力アナログ信号ＡＶが一定の割合で増加され、入力アナ
ログ信号ＡＶがアナログ値Ｃ（０゜１．０）より大きく
なると（第２図中の時刻ｔ３）、信号ＣＯＭＰは“１″
からｌ　Ｏ１″に切り換わる。

ＮＯＲ回路２０には信号ＣＯＭＰと信号ＭＯＤＥが入力
されており、いま信号ＭＯＤＥは゛Ｏ”であるので、信
号ＣＯＭＰが１″からＯＩＴに切り換わるとＮＯＲ回路
２０は“１″をワンショット回路２１に与える。これに
より、ワンショット回路２１から短いパルスが出力され
てフリップフロップＦＦ４のセット入力端子に与えられ
、フリップフロップＦＦ４から割り込み信号ＩＮＴとし
て“１″を出力して制御袋＠１に割り込みをかける。こ
の後、時刻ｔ４において、制御装置１が割り込みを受は
付は次の割り込みを持つ状態になると、制御装置から１
″の信ＱＣがフリップフロップＦＦ４のリセット入力端
子に与えられ、フリップフロップＦＦ４がリセットされ
て次の割り込みを受付可能とする。

以上のように、所定のデジタル値Ｘ（Ｃ２，ＣＩ、Ｃｏ
）をラッチ回路１０にセットし、信号ＭＯＤＥを“１″
から０″に切り換えると、通常の△−Ｄ変換機能から検
出機能に切り換わり、すなわち入力アナログ信号ＡＶと
デジタル値Ｘ（Ｃ２、Ｃ１，Ｃｏ）との比較動作が行な
われて、入力アナログ信号ＡＶが前記デジタル値Ｘ（Ｃ
２゜Ｃ１，ＣＯ）よりも大きくなると制ｔＩ装置１に割
り込み信号ＩＮＴが出力される。

〔発明の効果〕

以上のように、この発明のＡ−Ｄ変換器によれば、従来
のＡ−Ｄ変換機能以外に比較機能をも兼ね備えたＡ−Ｄ
変換器が得られ、実用価値に優れるという効果がある。

【図面の簡単な説明】

第１図はこの発明のＡ−Ｄ変換器の一実施例を、示す回
路構成図、第２図は第１図の回路の動作を説明するため
のタイミングチャート、第３図は従来のＡ−Ｄ変換器の
回路構成図、第４図は第３図の回路の動作を説明するた
めのタイミングチャートである。図において、２は制御回路、１０はラッチ回路、１１は
Ｄ−Ａ変換回路、１２は比較回路、１３はモード切換回
路、１７は割り込み信号作成回路、ＡＶは入力アナログ
信号、ＣＯＭＰ、ＭＯＤＥ。５ＴＡＲＴは信号、■は基本クロックである。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）２進数表示されるデジタル値の各桁の論理レベル
を表わすデータを保持してデジタル信号として出力する
ラッチ回路と、前記ラッチ回路から出力されるデジタル信号をそのデジ
タル値に応じた電圧レベルをもつアナログ信号に変換す
るＤ−Ａ変換回路と、入力アナログ信号の電圧レベルと前記Ｄ−Ａ変換回路よ
り出力されるアナログ信号の電圧レベルの大小関係を比
較して、その比較結果に応じた論理レベルをもつ比較検
出信号を出力する比較回路と、スタート信号に応答して前記ラッチ回路に初期データを
セットした後、クロックパルスに同期して前記比較検出
信号に基づき前記ラッチ回路に保持されるデータを各桁
毎に順次確定する制御部とを備えたアナログ−デジタル
変換器において、モード切換信号に基づき、比較処理モ
ードに切り換えられたときに前記制御部による前記ラッ
チ回路への初期データのセットを禁止するモード切換回
路と、比較処理モードのときに、前記ラッチ回路に初期データ
をセットする手段と、前記モード切換信号に基づき比較処理モードに切り換え
られたときに活性化され、前記比較回路により前記入力
アナログ信号の電圧レベルが前記Ｄ−Ａ変換回路から出
力されるアナログ信号の電圧レベルと一致したことが検
出されたときに割り込み信号を出力する割り込み信号作
成回路とを設けたことを特徴とするアナログ−デジタル
変換器。