JPH01161857A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01161857A JPH01161857A JP32018587A JP32018587A JPH01161857A JP H01161857 A JPH01161857 A JP H01161857A JP 32018587 A JP32018587 A JP 32018587A JP 32018587 A JP32018587 A JP 32018587A JP H01161857 A JPH01161857 A JP H01161857A
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- Japan
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- wiring
- power
- line outlet
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路に係わり、特に所定の機能を持
った回路ブロックを少なくとも１個以上有する集積回路
における回路ブロックの電源線取出し口および接地線取
出し口に関する。
った回路ブロックを少なくとも１個以上有する集積回路
における回路ブロックの電源線取出し口および接地線取
出し口に関する。
（従来の技術）
最近、半導体集積回路として、所定の機能を有する回路
ブロック、たとえばＣＰＵ （中央処理ユニット）とか
ＡＬＵ （算術論理演算ユニット〕とかＰＩＯ （ １
４ ラレル入出力ポート）などの機能ブロックを同一チ
ップ上に混在させることが多くなってきた。このような
混在型の集積回路における従来のパターン配置の一例を
第３図に示している。即ち、チップ３０の中央部に複数
個の機能ブロック３１１〜３１４ が配置され、チップ
周辺部に入出力ブロック３２か配置され、この入出力ブ
ロック３２における電源端子（ノクツド）３３・・・お
よび接地端子（パッド）３４・・・と機能ブロック３１
、Ａ−３１４それぞれの電源線取出し口３５および接地
線取出し口３６との間が電源配線３７・・・および接地
配線３８・・・によ多接続されている。
ブロック、たとえばＣＰＵ （中央処理ユニット）とか
ＡＬＵ （算術論理演算ユニット〕とかＰＩＯ （ １
４ ラレル入出力ポート）などの機能ブロックを同一チ
ップ上に混在させることが多くなってきた。このような
混在型の集積回路における従来のパターン配置の一例を
第３図に示している。即ち、チップ３０の中央部に複数
個の機能ブロック３１１〜３１４ が配置され、チップ
周辺部に入出力ブロック３２か配置され、この入出力ブ
ロック３２における電源端子（ノクツド）３３・・・お
よび接地端子（パッド）３４・・・と機能ブロック３１
、Ａ−３１４それぞれの電源線取出し口３５および接地
線取出し口３６との間が電源配線３７・・・および接地
配線３８・・・によ多接続されている。
上記従来のパターン配置にあっては、各機能ブロック３
ハ〜３１４における電源線取出し口３５および接地線取
出し口３６がそれぞれブロック外周辺の一辺部にしか設
けられていないので、自動設計装置によりブロック内パ
ターン設計、ブロック配置設計を行わせた際に、電源線
取出し口３５および接地線取出し口３６が設けられた辺
部の位置によりては、入出カブロック３２の電源端子３
３・・・および接地端子３４・・・までの電源系統配線
の距離が長くなるような設計が行われることがあり、電
源配線３２・・・および接地配線３８・・・の引き回し
が長くなると、その抵抗成分、インダクタンス成分が大
きくなるので電圧降下や電源電流変化時に電源雑音が発
生し易くなシ、回″路特性が劣化する要因となる。この
ように回路特性が電源系統の配線の抵抗、インダクタン
ス成分に依存することを近けるために上記配線の幅をよ
シ太くすると、チップサイズが１０％〜１５％程度拡大
してしまう。
ハ〜３１４における電源線取出し口３５および接地線取
出し口３６がそれぞれブロック外周辺の一辺部にしか設
けられていないので、自動設計装置によりブロック内パ
ターン設計、ブロック配置設計を行わせた際に、電源線
取出し口３５および接地線取出し口３６が設けられた辺
部の位置によりては、入出カブロック３２の電源端子３
３・・・および接地端子３４・・・までの電源系統配線
の距離が長くなるような設計が行われることがあり、電
源配線３２・・・および接地配線３８・・・の引き回し
が長くなると、その抵抗成分、インダクタンス成分が大
きくなるので電圧降下や電源電流変化時に電源雑音が発
生し易くなシ、回″路特性が劣化する要因となる。この
ように回路特性が電源系統の配線の抵抗、インダクタン
ス成分に依存することを近けるために上記配線の幅をよ
シ太くすると、チップサイズが１０％〜１５％程度拡大
してしまう。
なお、上記配線は現状でもチップサイズを左右する程太
い。また、上記電源系統の配線の距離が短かくなるよう
に機能ブロック３１１〜３１４ の向きを適宜回転さ
せることも考えられるが、このようにすると各機能ブロ
ック相互間に接続される一般の信号配線（図示せず）の
配線距離が長くなったり、上記信号線が一部領域に集中
するなどの問題が生じ、これを避けようとすると結果と
してチップサイズの増加を引き起こす。
い。また、上記電源系統の配線の距離が短かくなるよう
に機能ブロック３１１〜３１４ の向きを適宜回転さ
せることも考えられるが、このようにすると各機能ブロ
ック相互間に接続される一般の信号配線（図示せず）の
配線距離が長くなったり、上記信号線が一部領域に集中
するなどの問題が生じ、これを避けようとすると結果と
してチップサイズの増加を引き起こす。
（発明が解決しようとする問題点）
本発明は、上記したようにチップの電源端子および接地
端子と機能ブロックの電源線取出し口および接地線取出
し口との位置関係によって電源系統配線の距離が長くな
る場合に電圧降下や電源雑音が発生し易くなるという問
題点、およびこれを避けようとして上記配１ｍヲ太くす
るとチップサイズがかなシ大きくなるという問題点を解
決すべくなされたもので、上記電源系統配線が可及的に
短かくなシ、チップサイズを増大させることなく電源配
線系統の電圧降下や電源雑音発生レベルが小さくなる半
導体集積回路を提供することを目的とする。
端子と機能ブロックの電源線取出し口および接地線取出
し口との位置関係によって電源系統配線の距離が長くな
る場合に電圧降下や電源雑音が発生し易くなるという問
題点、およびこれを避けようとして上記配１ｍヲ太くす
るとチップサイズがかなシ大きくなるという問題点を解
決すべくなされたもので、上記電源系統配線が可及的に
短かくなシ、チップサイズを増大させることなく電源配
線系統の電圧降下や電源雑音発生レベルが小さくなる半
導体集積回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体集積回路は、チップ上に所定の機能を持
った回路ブロックを少なくとも１個以上有し、この回路
ブロックの領域の各辺部に電源線取出し口および接地線
、取出し口を設けてなることを特徴とする。
った回路ブロックを少なくとも１個以上有し、この回路
ブロックの領域の各辺部に電源線取出し口および接地線
、取出し口を設けてなることを特徴とする。
（作用）
機能回路ブロックの各辺部に電源線取出し口および接地
線取出し口が位置するので、チップ用の電源端子および
接地端子までの電源系統配線が可及的に短かくなるよう
に任意の辺部の電源線取出し口および接地線取出し口に
対して電源系統配線を接続することが可能になる。これ
によって、電源系統配線の抵抗、インダクタンス成分が
小さくなシ、電圧降下や電源電流変化時の電源雑音発生
レベルが小さくなる。したがって、電源系統配線を特に
太くする必要もなく、太くすることによりチップサイズ
がかなシ増大するという問題は生じなく、逆にテッグサ
イズ縮小効果を持っている。
線取出し口が位置するので、チップ用の電源端子および
接地端子までの電源系統配線が可及的に短かくなるよう
に任意の辺部の電源線取出し口および接地線取出し口に
対して電源系統配線を接続することが可能になる。これ
によって、電源系統配線の抵抗、インダクタンス成分が
小さくなシ、電圧降下や電源電流変化時の電源雑音発生
レベルが小さくなる。したがって、電源系統配線を特に
太くする必要もなく、太くすることによりチップサイズ
がかなシ増大するという問題は生じなく、逆にテッグサ
イズ縮小効果を持っている。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示す半導体集積回路チッｆノにおいて、２はチ
ップ周辺部の入出カブロックであって、ここには図示し
ない入出力回路などと共にチップ用の電源端子（／４ツ
ド）３１＊３ｚおよび接地端子（ノタッド）’１ｓ４２
が設けられている。この場合、電源端子３１と接地端子
４１とが１組となってチップ上の一辺部に位置し、電源
端子３２と接地端子４２とが１組となって別の一辺部に
位置している。５１〜５４はチップ中央部に設けられた
所定の機能を有する回路ブロック（機能ブロック）であ
る。この機能ブロック５１〜５４は、それぞれ例えば四
角形の領域を有し、それぞれの領域の各辺部に゛電源線
取出し口６および接地線取出し口２が設けられている。
ップ周辺部の入出カブロックであって、ここには図示し
ない入出力回路などと共にチップ用の電源端子（／４ツ
ド）３１＊３ｚおよび接地端子（ノタッド）’１ｓ４２
が設けられている。この場合、電源端子３１と接地端子
４１とが１組となってチップ上の一辺部に位置し、電源
端子３２と接地端子４２とが１組となって別の一辺部に
位置している。５１〜５４はチップ中央部に設けられた
所定の機能を有する回路ブロック（機能ブロック）であ
る。この機能ブロック５１〜５４は、それぞれ例えば四
角形の領域を有し、それぞれの領域の各辺部に゛電源線
取出し口６および接地線取出し口２が設けられている。
そして、前記１組の電源端子３１および接地端子４１は
、これに近い位置に設けられている回路ブロック５１．
５．それぞれにおける最も近い電源線取出し口６および
接地線取出しロアとの間に各対応して電源配線８１およ
び接地配線９１を介して接続されている。同様に、別の
１組の電源端子３２および接地端子４２は、これに近い
位置に設けられている回路ブロック５３．５４それぞれ
における最も近い電源線取出口６および接地線取出しロ
アとの間に各対応して電源配線８□、および接地配線９
１全介して接続されている。なお、第１図に示したブロ
ック配置の場合には、上記回路ブロック５３゜５４の各
辺のうち、前記電源端子３２および接地端子４２に最も
近い一辺部の電源線取出し口６および接地線取出しロア
が他辺部のものよシも上記電源端子３２および接地端子
４２に最も近い。また、前記電源配ｍｌｋ＋８ｔおよび
接地配ｌＲ９１＋９ｚ と機能ブロックの電源線取出し
口６および接地線取出しロアとの接続は、たとえば金属
配線相互のコンタクトによりてなされている。
、これに近い位置に設けられている回路ブロック５１．
５．それぞれにおける最も近い電源線取出し口６および
接地線取出しロアとの間に各対応して電源配線８１およ
び接地配線９１を介して接続されている。同様に、別の
１組の電源端子３２および接地端子４２は、これに近い
位置に設けられている回路ブロック５３．５４それぞれ
における最も近い電源線取出口６および接地線取出しロ
アとの間に各対応して電源配線８□、および接地配線９
１全介して接続されている。なお、第１図に示したブロ
ック配置の場合には、上記回路ブロック５３゜５４の各
辺のうち、前記電源端子３２および接地端子４２に最も
近い一辺部の電源線取出し口６および接地線取出しロア
が他辺部のものよシも上記電源端子３２および接地端子
４２に最も近い。また、前記電源配ｍｌｋ＋８ｔおよび
接地配ｌＲ９１＋９ｚ と機能ブロックの電源線取出し
口６および接地線取出しロアとの接続は、たとえば金属
配線相互のコンタクトによりてなされている。
上記実施例の半導体集積回路によれば、機能ブロックの
各辺部に電源線取出し口および接地線取出し口が位置す
るので、チップ用の電源端子および接地端子までの電源
系統配置１ｉ１（電源配線および接地配１１ｉ１ｊ）が
可及的に短かくなるように任意の辺部の電源線取出し口
および接地線取出し口に対して電源系統配線を接続する
ことが可能になる。これによって、電源系統配線の抵抗
、インダクタンス成分が小さくなシ、電圧降下や電源電
流変化時の電源雑音発生レベルが小さくなる。したがっ
て、電源系統配線を特に太くする必要もなく、太くする
ことによりチップサイズがかなり増大するという問題は
生じない。
各辺部に電源線取出し口および接地線取出し口が位置す
るので、チップ用の電源端子および接地端子までの電源
系統配置１ｉ１（電源配線および接地配１１ｉ１ｊ）が
可及的に短かくなるように任意の辺部の電源線取出し口
および接地線取出し口に対して電源系統配線を接続する
ことが可能になる。これによって、電源系統配線の抵抗
、インダクタンス成分が小さくなシ、電圧降下や電源電
流変化時の電源雑音発生レベルが小さくなる。したがっ
て、電源系統配線を特に太くする必要もなく、太くする
ことによりチップサイズがかなり増大するという問題は
生じない。
なお、上記実施例では、各機能ブロックは各１個の電源
線取出し口および接地線取出し口をチップ用の電源端子
および接地端子に接続したが、必要に応じて機能ブロッ
クの複数個の電源線取出し口および複数個の接地線取出
し口とチップ用の電源端子および接地端子との間をそれ
ぞれ複数本の電源配線および接地配線により接続しても
よい。
線取出し口および接地線取出し口をチップ用の電源端子
および接地端子に接続したが、必要に応じて機能ブロッ
クの複数個の電源線取出し口および複数個の接地線取出
し口とチップ用の電源端子および接地端子との間をそれ
ぞれ複数本の電源配線および接地配線により接続しても
よい。
これによって、上記機能ブロックに大きな電源電流を供
給することが可能になり、また電源系統配線のインピー
ダンスが低くなるので電源雑音発生レベルが一層小さく
なる。したがって、たとえばアナログ／デジタル変換用
の機能ブロックのように低雑音電源を必要とする場合に
、この機能ブロックの８数個の電源線取出し口および接
地線取出し口を使用すれば好適である。この−例として
、第２図に示す半導体集積回路チップ２１は、前記第１
図を参照して前述したチップ１に比べて、さらにチップ
２ノの別の一辺部に１組の電源端子３３および接地端子
４３を有し、この１組の電源端子３３および接地端子４
３とこれに近い位置にある機能ブロック５３における未
使用だった電源線取出し口６および接地線取出しロアの
各１個との間にそれぞれ電源配線８３および接地配線９
３を設けた点が異なシ、その他は同じであるので第１図
中と同一符号を付している。
給することが可能になり、また電源系統配線のインピー
ダンスが低くなるので電源雑音発生レベルが一層小さく
なる。したがって、たとえばアナログ／デジタル変換用
の機能ブロックのように低雑音電源を必要とする場合に
、この機能ブロックの８数個の電源線取出し口および接
地線取出し口を使用すれば好適である。この−例として
、第２図に示す半導体集積回路チップ２１は、前記第１
図を参照して前述したチップ１に比べて、さらにチップ
２ノの別の一辺部に１組の電源端子３３および接地端子
４３を有し、この１組の電源端子３３および接地端子４
３とこれに近い位置にある機能ブロック５３における未
使用だった電源線取出し口６および接地線取出しロアの
各１個との間にそれぞれ電源配線８３および接地配線９
３を設けた点が異なシ、その他は同じであるので第１図
中と同一符号を付している。
［発明の効果コ
上述したように本発明の半導体集積回路によれば、機能
回路ブロックとチップ用の電源端子および接地端子との
間を接続する電源系統配線を可及的に短かくすることが
できるので、電源系統配線の抵抗、インダクタンス成分
が小さくなり、電圧降下や電源雑音発生レベルが小さく
なり、回路特性の低下を免れることができる。したがっ
て、上記電源系統配線の抵抗、インダクタンスを小さく
するために配線を特に太くするという必要もなく、特に
太くする場合に比べてチップサイズの増大をかなり（１
０％〜１５％程度）抑えることができる。
回路ブロックとチップ用の電源端子および接地端子との
間を接続する電源系統配線を可及的に短かくすることが
できるので、電源系統配線の抵抗、インダクタンス成分
が小さくなり、電圧降下や電源雑音発生レベルが小さく
なり、回路特性の低下を免れることができる。したがっ
て、上記電源系統配線の抵抗、インダクタンスを小さく
するために配線を特に太くするという必要もなく、特に
太くする場合に比べてチップサイズの増大をかなり（１
０％〜１５％程度）抑えることができる。
第１図は本発明の半導体集積回路の一実施例におけるパ
ターン配置を概略的に示す図、第２図は他の実施例に２
けるパターン配置を概略的に示す図、第３図は従来の半
導体集積回路におけるパターン配置を概略的に示す図で
ある。 １．２ノ・・・半導体集積回路チップ、２，３．・・・
入出カブロック、３１〜３３・・・電源端子、４１〜４
゜・・・接地端子、５１〜５４・・・機能ブロック、６
・・・電源線取出し口、７・・・接地線取出し口、８１
〜８３・・・電源配線、９１〜９３・・・接地配線。 出願人代理人 弁理士 鈴 江 武 彦第１図
ターン配置を概略的に示す図、第２図は他の実施例に２
けるパターン配置を概略的に示す図、第３図は従来の半
導体集積回路におけるパターン配置を概略的に示す図で
ある。 １．２ノ・・・半導体集積回路チップ、２，３．・・・
入出カブロック、３１〜３３・・・電源端子、４１〜４
゜・・・接地端子、５１〜５４・・・機能ブロック、６
・・・電源線取出し口、７・・・接地線取出し口、８１
〜８３・・・電源配線、９１〜９３・・・接地配線。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (3)
- （１）半導体チップ上に所定の機能を持った回路ブロッ
クを少なくとも１個以上有し、この回路ブロックの領域
の各辺部に電源線取出し口および接地線取出し口が設け
られてなることを特徴とする半導体集積回路。 - （２）前記半導体チップ上に設けられているチップ用の
電源端子および接地端子は、前記回路ブロックにおける
最も近い電源線取出し口および接地線取出し口に各対応
して接接され、または前記回路ブロックにおける最も近
い辺部の電源線取出し口および接地線取出し口に各対応
して接続されていることを特徴とする前記特許請求の範
囲第１項記載の半導体集積回路。 - （３）前記半導体チップ上に設けられているチップ用の
電源端子および接地端子は、前記回路ブロックにおける
複数の電源線取出し口および複数の接地線取出し口に各
対応して接続されていることを特徴とする前記特許請求
の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32018587A JPH01161857A (ja) | 1987-12-18 | 1987-12-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32018587A JPH01161857A (ja) | 1987-12-18 | 1987-12-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161857A true JPH01161857A (ja) | 1989-06-26 |
| JPH0583189B2 JPH0583189B2 (ja) | 1993-11-25 |
Family
ID=18118648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32018587A Granted JPH01161857A (ja) | 1987-12-18 | 1987-12-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161857A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111045A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Laying out method for integrated circuit cell |
-
1987
- 1987-12-18 JP JP32018587A patent/JPH01161857A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111045A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Laying out method for integrated circuit cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583189B2 (ja) | 1993-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071125 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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