JPH01161568A - シミュレーションパターンジェネレータ - Google Patents
シミュレーションパターンジェネレータInfo
- Publication number
- JPH01161568A JPH01161568A JP62320530A JP32053087A JPH01161568A JP H01161568 A JPH01161568 A JP H01161568A JP 62320530 A JP62320530 A JP 62320530A JP 32053087 A JP32053087 A JP 32053087A JP H01161568 A JPH01161568 A JP H01161568A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- circuit
- program
- register
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 19
- 238000004364 calculation method Methods 0.000 claims description 6
- 101150065817 ROM2 gene Proteins 0.000 abstract 1
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号処理回路のシミュし一ジョンパ
ターンジェネレータに関し、詳しくは同回路のシミュレ
ーション用人カバターンをプログラマブルに生成するパ
ターンジェネレータに関する。
ターンジェネレータに関し、詳しくは同回路のシミュレ
ーション用人カバターンをプログラマブルに生成するパ
ターンジェネレータに関する。
従来、この種のディジタル信号処理回路をシミュレーシ
ョンするためのパターンジェネレータは、シミュレーシ
ョン用ディジタルパターン情報を記憶するパターンＲＯ
Ｍのみを有し、シミュレーション時に、このパターンＲ
ＯＭに記憶されたパターン′情報を読出し、順次シリア
ル信号に変換してこれを被検証回路であるディジタル信
号処理回路のシミュレーション用人カバターンとして出
力するものであった。
ョンするためのパターンジェネレータは、シミュレーシ
ョン用ディジタルパターン情報を記憶するパターンＲＯ
Ｍのみを有し、シミュレーション時に、このパターンＲ
ＯＭに記憶されたパターン′情報を読出し、順次シリア
ル信号に変換してこれを被検証回路であるディジタル信
号処理回路のシミュレーション用人カバターンとして出
力するものであった。
上述した従来のシミュレーションパターンジェネレータ
はパターンＲＯＭ内にシミュレーションに必要な数だけ
のパターン情報を記憶する必要がある為、シミュレーシ
ョンに必要なパターン数が増大すると、それに比例して
パターン情報生成工数が増大し、かつミスら混入しやす
くなり、シミュレーション用パターンの作成が困難にな
るという欠点がある。
はパターンＲＯＭ内にシミュレーションに必要な数だけ
のパターン情報を記憶する必要がある為、シミュレーシ
ョンに必要なパターン数が増大すると、それに比例して
パターン情報生成工数が増大し、かつミスら混入しやす
くなり、シミュレーション用パターンの作成が困難にな
るという欠点がある。
本発明のシミュレーションパターンジェネレータは、生
成パターンの初期値を記憶するパターン・ＲＯＭと、生
成パターンモード等パターン生成プログラムを記憶する
プログラムＲＯＭとを有するとともにパターンＲＯＭに
記憶された初期値から、プログラムＲＯＭに記憶された
生成プログラムに従ってプログラマブルにシミュレーシ
ョン用人カバターンを生成するパターン演算回路を有し
ている。
成パターンの初期値を記憶するパターン・ＲＯＭと、生
成パターンモード等パターン生成プログラムを記憶する
プログラムＲＯＭとを有するとともにパターンＲＯＭに
記憶された初期値から、プログラムＲＯＭに記憶された
生成プログラムに従ってプログラマブルにシミュレーシ
ョン用人カバターンを生成するパターン演算回路を有し
ている。
次に本発明について図面を引用し説明する。
第１図は本発明のシミュレーションパターンジェネレー
タのブロック図であって、２は予じめパターン生成プロ
グラムを記憶しているプログラムＲＯＭ、３はパターン
生成の初期値を予め記憶しているパターンＲＯＭ、４は
パターン演算制御回路、５はパターン演算回路、６は生
成パターンのパラレル／シリアル変換用シフトレジスタ
、１はこれらの制御信号作成用カウンタ回路である。ま
た、ＣＬＫＩはクロック入力端子、Ｄｏは生成シリアル
データ出力端子、ｃｏはクロック出力端子、Ｆｏはディ
ジタルパターン同期信号出力端子である。
タのブロック図であって、２は予じめパターン生成プロ
グラムを記憶しているプログラムＲＯＭ、３はパターン
生成の初期値を予め記憶しているパターンＲＯＭ、４は
パターン演算制御回路、５はパターン演算回路、６は生
成パターンのパラレル／シリアル変換用シフトレジスタ
、１はこれらの制御信号作成用カウンタ回路である。ま
た、ＣＬＫＩはクロック入力端子、Ｄｏは生成シリアル
データ出力端子、ｃｏはクロック出力端子、Ｆｏはディ
ジタルパターン同期信号出力端子である。
第２図はシミュレーション対象回路の一例を示すブロッ
ク図であって、本パターンジェネレータとはＡとａ、Ｂ
とす、ＣとＣが接続されてシミュレーションモデルを構
成する。
ク図であって、本パターンジェネレータとはＡとａ、Ｂ
とす、ＣとＣが接続されてシミュレーションモデルを構
成する。
第３図は順々にプログラムを実行する場合のプログラム
例を示す図である。
例を示す図である。
第４図は繰り返しのある場合のプログラム例を示す図で
ある。まず、第３図のプログラムに従ってパターンを生
成する場合について説明する。演算回路４はプログラム
ＲＯＭ２により予しめ記憶されているうちの一つである
例えば“°口°゛のプログラム情報（０１Ｎ）を読み出
し、同時にパターンＲＯＭ３により対応するパターンの
初期値（００ｏ ）をパターン演算回路５及びシフトレ
ジスタ６に読出す。シフトレジスタ６は力°ウンタ回路
１より出力される同期クロックに同期させて、読出した
パターン情報をシリアル情報に変換し、順次り。端子へ
出力する。シフトレジスタ６が読出したパターンを出力
している間に演算制御回路４は読出したパターン生成モ
ードに従って演算回路５に対しパターンの演算を指示し
、これにより演算回路５は次のパターンを演算（０１Ｍ
）生成する。シフトレジスタ６は初期値の全ビットを出
力した後、演算回路５で得られた次のパターン（０１Ｍ
）を読込み、これをシリアル情報に変換して出力する。
ある。まず、第３図のプログラムに従ってパターンを生
成する場合について説明する。演算回路４はプログラム
ＲＯＭ２により予しめ記憶されているうちの一つである
例えば“°口°゛のプログラム情報（０１Ｎ）を読み出
し、同時にパターンＲＯＭ３により対応するパターンの
初期値（００ｏ ）をパターン演算回路５及びシフトレ
ジスタ６に読出す。シフトレジスタ６は力°ウンタ回路
１より出力される同期クロックに同期させて、読出した
パターン情報をシリアル情報に変換し、順次り。端子へ
出力する。シフトレジスタ６が読出したパターンを出力
している間に演算制御回路４は読出したパターン生成モ
ードに従って演算回路５に対しパターンの演算を指示し
、これにより演算回路５は次のパターンを演算（０１Ｍ
）生成する。シフトレジスタ６は初期値の全ビットを出
力した後、演算回路５で得られた次のパターン（０１Ｍ
）を読込み、これをシリアル情報に変換して出力する。
以降状のパターン（０２Ｍ）の演算・生成とシリアル出
力をプログラムにて指定されたパターン個数分繰り返す
。
力をプログラムにて指定されたパターン個数分繰り返す
。
こうして一つのプログラムで指定された全パターンの出
力を終了したらさらに次のプログラムを読出し、前述の
如くこのプログラムで指定されたパターンを演算生成し
て出力する。
力を終了したらさらに次のプログラムを読出し、前述の
如くこのプログラムで指定されたパターンを演算生成し
て出力する。
次に第４図のプログラムに従ってパターンを生成する場
合について説明する。例えば、“二”のプログラム情報
では演算制御回路４は、繰り返し回数と次のプログラム
情報ホ“のプログラムアドレス記憶のみを行う。次にプ
ログラマブル゛及び“へ”により前述の如く第４固在生
成パターンに示す様なパターンの生成を行う。そしてプ
ログラマブル”では先に記憶した繰り返し回数から１；
戒した後これを評価し、ゼロでなかったらプログラムＲ
ＯＭアドレスを先に記憶した°“ホ゛のプログラムアド
レスに戻す。減じた結果がゼロであれば次のプログラム
“チ”の実行に移る。こうして繰り返し回数がゼロにな
るまで“°ホ′°、“へパのプログラムによるパターン
の生成が繰り返される。
合について説明する。例えば、“二”のプログラム情報
では演算制御回路４は、繰り返し回数と次のプログラム
情報ホ“のプログラムアドレス記憶のみを行う。次にプ
ログラマブル゛及び“へ”により前述の如く第４固在生
成パターンに示す様なパターンの生成を行う。そしてプ
ログラマブル”では先に記憶した繰り返し回数から１；
戒した後これを評価し、ゼロでなかったらプログラムＲ
ＯＭアドレスを先に記憶した°“ホ゛のプログラムアド
レスに戻す。減じた結果がゼロであれば次のプログラム
“チ”の実行に移る。こうして繰り返し回数がゼロにな
るまで“°ホ′°、“へパのプログラムによるパターン
の生成が繰り返される。
以上述べて来た様に本パターンジェネレータはディジタ
ル信号処理回路シミュレーション用の入力パターンを、
パターン数の大小にかがゎらず、簡単なプログラムで極
めて容易に生成することができ、実用性は極めて高い。
ル信号処理回路シミュレーション用の入力パターンを、
パターン数の大小にかがゎらず、簡単なプログラムで極
めて容易に生成することができ、実用性は極めて高い。
第１図は本発明のシミュレーションパターンジェネレー
タのブロック図、第２図はシミュレーション対象ディジ
タル信号処理回路のブロック図、第３図及び第４図はパ
ターンジェネレータのプログラム例を示す図である。 １はカウンタ回路、２はプログラムＲＯＭ、３はパター
ンＲＯＭ、４は演算制御回路、５はパターン演算回路、
６はパラレル／シリアル変換用シフトレジスタである。
タのブロック図、第２図はシミュレーション対象ディジ
タル信号処理回路のブロック図、第３図及び第４図はパ
ターンジェネレータのプログラム例を示す図である。 １はカウンタ回路、２はプログラムＲＯＭ、３はパター
ンＲＯＭ、４は演算制御回路、５はパターン演算回路、
６はパラレル／シリアル変換用シフトレジスタである。
Claims (1)
- パターン生成プログラムを予め記憶するプログラムＲＯ
Ｍとパターン生成の初期値を予め記憶するパターンＲＯ
Ｍを有するとともに、前記パターンＲＯＭのパターン情
報をもとに前記プログラムＲＯＭ上のプログラムに従っ
てディジタル信号処理回路シミュレーション用の入力パ
ターンをプログラマブルに生成するパターン演算回路と
を有することを特徴とするシミュレーションパターンジ
ェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320530A JPH01161568A (ja) | 1987-12-18 | 1987-12-18 | シミュレーションパターンジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320530A JPH01161568A (ja) | 1987-12-18 | 1987-12-18 | シミュレーションパターンジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161568A true JPH01161568A (ja) | 1989-06-26 |
Family
ID=18122462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320530A Pending JPH01161568A (ja) | 1987-12-18 | 1987-12-18 | シミュレーションパターンジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434656A (ja) * | 1990-05-31 | 1992-02-05 | Fujitsu Ltd | スキャン・フリップフロップの初期化方式 |
-
1987
- 1987-12-18 JP JP62320530A patent/JPH01161568A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434656A (ja) * | 1990-05-31 | 1992-02-05 | Fujitsu Ltd | スキャン・フリップフロップの初期化方式 |
| JP2557128B2 (ja) * | 1990-05-31 | 1996-11-27 | 富士通株式会社 | スキャン・フリップフロップの初期化方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07210380A (ja) | ディジタル信号処理装置 | |
| US5051941A (en) | Method and apparatus for logical simulation | |
| JPS6134160B2 (ja) | ||
| US9947306B2 (en) | Electric acoustic apparatus | |
| JPH01161568A (ja) | シミュレーションパターンジェネレータ | |
| JPH07198799A (ja) | 高速化した試験パターン発生器 | |
| US4279186A (en) | Polyphonic synthesizer of periodic signals using digital techniques | |
| JPH0962720A (ja) | デジタル信号処理回路シミュレーション装置 | |
| JP3134409B2 (ja) | Ｌｓｉテスタ | |
| JP2508620B2 (ja) | 論理回路シミュレ―ション装置 | |
| JP2008269022A (ja) | シミュレーション装置、シミュレーション方法、及び開発支援方法 | |
| JP2605387B2 (ja) | 楽音信号発生装置 | |
| JP2888844B2 (ja) | 楽音信号発生装置 | |
| SU1262558A1 (ru) | Устройство дл обучени | |
| JPS6240733B2 (ja) | ||
| JP2972926B2 (ja) | 変調回路及び音発生装置 | |
| SU370610A1 (ru) | Функциональный преобразователь | |
| JPS63262745A (ja) | アドレス生成回路 | |
| CN113678194A (zh) | 滤波器效果赋予装置、电子乐器以及电子乐器的控制方法 | |
| JPS609286B2 (ja) | タイミング信号発生回路 | |
| JPH0564950U (ja) | 実波形出力アナログシミュレータ | |
| JPH083797B2 (ja) | マイコン論理シミュレーション方法 | |
| JPH0512370A (ja) | 論理回路模擬試験装置 | |
| JPH03157781A (ja) | 論理回路検証方式 | |
| JPH02122337A (ja) | アクセラレータ |