JPH01161456A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01161456A JPH01161456A JP62322128A JP32212887A JPH01161456A JP H01161456 A JPH01161456 A JP H01161456A JP 62322128 A JP62322128 A JP 62322128A JP 32212887 A JP32212887 A JP 32212887A JP H01161456 A JPH01161456 A JP H01161456A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000006467 substitution reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、仮想記憶方式における論理アドレスから物
理アドレスへの変換を行う半導体装置に関するものであ
る。
理アドレスへの変換を行う半導体装置に関するものであ
る。
第２図は従来の半導体装置の概略構成図である。
図において、１１はＣＰＵ （中央処理装置）、１２は
仮想記憶上のアドレスを示す論理アドレスを、実際に主
記憶装置をアクセスする際のアドレスとなる物理アドレ
スに変換するＭＭＵ （メモリ管理装置）、１３はメモ
リである。１４は前記メモリ１３に格納されたページテ
ーブルで、アドレス変換に用いられる。１５は前記ＣＰ
ＵＩＩからＭＭＵ １２に論理アドレスを送る論理アド
レスバス、１６は前記ＭＭＵ１２からメモリ１３に物理
アドレスを出力する物理アドレスバス、１７は前記ＣＰ
ＵＩＩとＭＭＵ １２を結ぶデータバスである。
仮想記憶上のアドレスを示す論理アドレスを、実際に主
記憶装置をアクセスする際のアドレスとなる物理アドレ
スに変換するＭＭＵ （メモリ管理装置）、１３はメモ
リである。１４は前記メモリ１３に格納されたページテ
ーブルで、アドレス変換に用いられる。１５は前記ＣＰ
ＵＩＩからＭＭＵ １２に論理アドレスを送る論理アド
レスバス、１６は前記ＭＭＵ１２からメモリ１３に物理
アドレスを出力する物理アドレスバス、１７は前記ＣＰ
ＵＩＩとＭＭＵ １２を結ぶデータバスである。
第３図は、第２図に示したメモリ１３内の論理アドレス
空間と物理アドレス空間との関係を示す図である。
空間と物理アドレス空間との関係を示す図である。
図において、第２図と同一符号は同一または相当部分を
示し、２１は論理アドレス空間、２２は物理アドレス空
間であり、ページテーブル１４により対応づけられてい
る。論理アドレス空間２１のページおよび物理アドレス
空間２２のページは、例えばＩＫバイト単位に分割され
ている。論理アドレス空間２１はページテーブル１４と
それぞれ配列された順番に対応しているが、物理アドレ
ス空間２２はページテーブル１４の各ページフレームナ
ンバー＃０〜４により対応づけらている。
示し、２１は論理アドレス空間、２２は物理アドレス空
間であり、ページテーブル１４により対応づけられてい
る。論理アドレス空間２１のページおよび物理アドレス
空間２２のページは、例えばＩＫバイト単位に分割され
ている。論理アドレス空間２１はページテーブル１４と
それぞれ配列された順番に対応しているが、物理アドレ
ス空間２２はページテーブル１４の各ページフレームナ
ンバー＃０〜４により対応づけらている。
第４図は、第３図に示したページテーブルの概略構成図
である。図において、第３図と同一符号は同一または相
当部分を示し、３１は前記論理アドレス空間２１の各ペ
ージに対応するページテーブルエントリ、３２は前記物
理アドレス空間２２においてアクセスされるページがど
のページであるのか指定するＰＦＮ （ページフレーム
ナンバ）ビット、３３はメモリ領域への書き込み、読み
出し等の許可を示すＰＬ（プロテクションレベル）ビッ
トである。
である。図において、第３図と同一符号は同一または相
当部分を示し、３１は前記論理アドレス空間２１の各ペ
ージに対応するページテーブルエントリ、３２は前記物
理アドレス空間２２においてアクセスされるページがど
のページであるのか指定するＰＦＮ （ページフレーム
ナンバ）ビット、３３はメモリ領域への書き込み、読み
出し等の許可を示すＰＬ（プロテクションレベル）ビッ
トである。
第５図は従来の半導体装置におけるページテーブル１４
の変更動作を示す図である。
の変更動作を示す図である。
図において、第４図と同一符号は同一または相当部分を
示し、１４ａはアドレス変換時のページテーブル、１４
ｂは前記ページテーブル１４ａを変更した後のページテ
ーブル、ＵＷは書込み読出し可能状態で、プロテクショ
ンレベル（ＰＬ）ビット３３の状態がデータの書き込み
および読み出しができる状態にあることを示す。ＵＲは
読出し可能状態で、プロテクションレベル（ＰＬ）ビッ
ト３３の状態がデータの読み出しだけができる状態にあ
ることを示す。なお、ｎ、ｍは正数である。
示し、１４ａはアドレス変換時のページテーブル、１４
ｂは前記ページテーブル１４ａを変更した後のページテ
ーブル、ＵＷは書込み読出し可能状態で、プロテクショ
ンレベル（ＰＬ）ビット３３の状態がデータの書き込み
および読み出しができる状態にあることを示す。ＵＲは
読出し可能状態で、プロテクションレベル（ＰＬ）ビッ
ト３３の状態がデータの読み出しだけができる状態にあ
ることを示す。なお、ｎ、ｍは正数である。
次にこれらの図を参照しながら第３図に示したページテ
ーブル１４の変更動作について説明する。
ーブル１４の変更動作について説明する。
まず、論理アドレスから物理アドレスへの変換動作を説
明する。
明する。
論理アドレスがＣＰＵ１１からＭＭＵ １２に与えられ
ると、ＭＭＵ１２はメモリ１３上にあるページテーブル
１４を参照して、論理アドレスを物理アドレスに変換す
る（第５図に示したアドレス変換時のページテーブル１
４ａに相当する）。
ると、ＭＭＵ１２はメモリ１３上にあるページテーブル
１４を参照して、論理アドレスを物理アドレスに変換す
る（第５図に示したアドレス変換時のページテーブル１
４ａに相当する）。
次に第５図を参照しながらページテーブル１４ａの記憶
内容をページテーブル１４ｂの記憶内容に変更する動作
を説明する。ページテーブル１４ａの記憶内容の変更は
、ＣＰＵ１１によってページテーブル１４ａを書き換え
ることにより行われる。ここではページテーブルエント
リ３１のプロテクションレベル（ＰＬ）ビット３３を、
書込み読出し可能状態ＵＷから読出し可能状態（ＵＲ）
に変更するものとする。
内容をページテーブル１４ｂの記憶内容に変更する動作
を説明する。ページテーブル１４ａの記憶内容の変更は
、ＣＰＵ１１によってページテーブル１４ａを書き換え
ることにより行われる。ここではページテーブルエント
リ３１のプロテクションレベル（ＰＬ）ビット３３を、
書込み読出し可能状態ＵＷから読出し可能状態（ＵＲ）
に変更するものとする。
第５図に示すように、ページテーブル１４ａにｎ個のペ
ージテーブルエントリ３１があり、そのうちｍ個のペー
ジテーブルエントリ３１のプロテクションレベル（ＰＬ
）ビット３３を書き換える場合、ＣＰＵ１１はｍ回ペー
ジテーブルエントリ３１の書き換えを行う。
ージテーブルエントリ３１があり、そのうちｍ個のペー
ジテーブルエントリ３１のプロテクションレベル（ＰＬ
）ビット３３を書き換える場合、ＣＰＵ１１はｍ回ペー
ジテーブルエントリ３１の書き換えを行う。
従来の半導体装置は以上のように構成されているので、
ページテーブル１４ａの記憶内容の変更を行う場合、中
央処理装置１１によってページテーブル１４ａをページ
テーブル１４ｂに書き換える必要があり、その間、中央
処理装置１１は他の処理を行うことができないという問
題点があった。
ページテーブル１４ａの記憶内容の変更を行う場合、中
央処理装置１１によってページテーブル１４ａをページ
テーブル１４ｂに書き換える必要があり、その間、中央
処理装置１１は他の処理を行うことができないという問
題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ページテーブルを書き換えることなく、す
なわち、中央処理装置での変更動作を行うことなく、ペ
ージテーブルの記憶内容を変更できる半導体装置を得る
ことを目的とする。
れたもので、ページテーブルを書き換えることなく、す
なわち、中央処理装置での変更動作を行うことなく、ペ
ージテーブルの記憶内容を変更できる半導体装置を得る
ことを目的とする。
（問題点を解決するための手段〕
この発明に係る半導体装置は、ページテーブル中の変更
すべきページテーブルエントリを指定する複数のページ
テーブルエントリ指定手段と、このページテーブルエン
トリ指定手段で指定されたページテーブルエントリの変
更箇所を指定する変更箇所指定手段と、この変更箇所指
定手段で指定した変更箇所の変更内容を格納する変更内
容格納手段と、この変更内容格納手段に格納されている
変更内容をページテーブルエントリの指定された内容に
代えて出力する出力制御手段とを設けたものである。
すべきページテーブルエントリを指定する複数のページ
テーブルエントリ指定手段と、このページテーブルエン
トリ指定手段で指定されたページテーブルエントリの変
更箇所を指定する変更箇所指定手段と、この変更箇所指
定手段で指定した変更箇所の変更内容を格納する変更内
容格納手段と、この変更内容格納手段に格納されている
変更内容をページテーブルエントリの指定された内容に
代えて出力する出力制御手段とを設けたものである。
（作用）
この発明においては、複数のページテーブルエントリ指
定手段がページテーブル中の変更すべきページテーブル
エントリを指定し、変更箇所指定手段がページテーブル
エントリ指定手段で指定されたページテーブルエントリ
の変更箇所を指定し、変更内容格納手段が変更箇所指定
手段で指定した変更箇所の変更内容を格納し、出力制御
手段が変更内容格納手段に格納されている変更内容を、
ページテーブルエントリの指定された内容に代えて出力
する。
定手段がページテーブル中の変更すべきページテーブル
エントリを指定し、変更箇所指定手段がページテーブル
エントリ指定手段で指定されたページテーブルエントリ
の変更箇所を指定し、変更内容格納手段が変更箇所指定
手段で指定した変更箇所の変更内容を格納し、出力制御
手段が変更内容格納手段に格納されている変更内容を、
ページテーブルエントリの指定された内容に代えて出力
する。
（実施例）
以下、この発明の一実施例を図について説明する。
第１図において、第５図と同一符号は同一または相当部
分を示し、１はこの発明による複数のページテーブルエ
ントリ指定手段となるレジスタ群で、ページテーブル１
４ａ中の変更すべきページテーブルエントリ３１を指定
する。このレジスタ群１のレジスタ数は、ページテーブ
ル１４ａのサイズに比例する。２はこの発明による変更
箇所指定手段となる変更ビット指定レジスタで、ページ
テーブルエントリ３１と同じビット長を有し、レジスタ
群１で指定されたページテーブルエントリ３１の変更す
べきビットを指定する。３はこの発明による変更内容格
納手段となる変更値格納レジスタで、変更ビット指定レ
ジスタ２と同様にページテーブルエントリ３１と同じビ
ット長を有し、変更ビット指定レジスタ２で指定した変
更すべきビットの変更内容（変更値）を格納する。また
、メモリ管理装置（ＭＭＵ）１２は、この発明による出
力制御手段を兼ねており、変更値格納レジスタ３に格納
されている変更内容を、ページテーブルエントリ３１の
指定された内容に代えて出力する。
分を示し、１はこの発明による複数のページテーブルエ
ントリ指定手段となるレジスタ群で、ページテーブル１
４ａ中の変更すべきページテーブルエントリ３１を指定
する。このレジスタ群１のレジスタ数は、ページテーブ
ル１４ａのサイズに比例する。２はこの発明による変更
箇所指定手段となる変更ビット指定レジスタで、ページ
テーブルエントリ３１と同じビット長を有し、レジスタ
群１で指定されたページテーブルエントリ３１の変更す
べきビットを指定する。３はこの発明による変更内容格
納手段となる変更値格納レジスタで、変更ビット指定レ
ジスタ２と同様にページテーブルエントリ３１と同じビ
ット長を有し、変更ビット指定レジスタ２で指定した変
更すべきビットの変更内容（変更値）を格納する。また
、メモリ管理装置（ＭＭＵ）１２は、この発明による出
力制御手段を兼ねており、変更値格納レジスタ３に格納
されている変更内容を、ページテーブルエントリ３１の
指定された内容に代えて出力する。
次に上記実施例の動作を説明する。従来例と同様にペー
ジテーブル１４ａのプロテクションレベル（ＰＬ）ビッ
ト３３を、ユーザモードで書込み読出し可能状態ＵＷか
ら読出し可能状態ＵＲに変更する例を示す。
ジテーブル１４ａのプロテクションレベル（ＰＬ）ビッ
ト３３を、ユーザモードで書込み読出し可能状態ＵＷか
ら読出し可能状態ＵＲに変更する例を示す。
まず、変更ビット指定レジスタ２に変更したいビットを
レジスタのビットのＯＮで指定し、そのビットに入れる
べき値を変更値格納レジスタ３の指定ビットにセットす
る。次にページテーブルエントリ３１を指定するレジス
タ群１に、変更すべきページテーブルエントリ３１に対
応するビットをセットすることにより、ページテーブル
エントリ３１を指定する。これによりメモリ管理装置（
ＭＭＵ）１２は、アドレス変換の際ページテーブル１４
ａ中の特定ページテーブルエントリ３１に対し、その特
定ビットを変更値格納レジスタ３にセットされた値とし
て認識してアドレス変換を行い、ページテーブルを書き
換えたことと同様の効果を得る。
レジスタのビットのＯＮで指定し、そのビットに入れる
べき値を変更値格納レジスタ３の指定ビットにセットす
る。次にページテーブルエントリ３１を指定するレジス
タ群１に、変更すべきページテーブルエントリ３１に対
応するビットをセットすることにより、ページテーブル
エントリ３１を指定する。これによりメモリ管理装置（
ＭＭＵ）１２は、アドレス変換の際ページテーブル１４
ａ中の特定ページテーブルエントリ３１に対し、その特
定ビットを変更値格納レジスタ３にセットされた値とし
て認識してアドレス変換を行い、ページテーブルを書き
換えたことと同様の効果を得る。
なお、上記各手段はメモリ管理装置（ＭＭＵ）１２の外
部に設けられてもかまわない。
部に設けられてもかまわない。
以上説明したようにこの発明は、ページテーブル中の変
更すべきページテーブルエントリを指定する複数のペー
ジテーブルエントリ指定手段と、このページテーブルエ
ントリ指定手段で指定されたページテーブルエントリの
変更箇所を指定する変更箇所指定手段と、この変更箇所
指定手段で指定した変更箇所の変更内容を格納する変更
内容格納手段と、この変更内容格納手段に格納されてい
る変更内容をページテーブルエントリの指定された内容
に代えて出力する出力制御手段とを設けたので、ページ
テーブルを変更するという作業を自由度を持って代用す
ることを可能とし、中央処理装置の負荷を軽減できる効
果がある。
更すべきページテーブルエントリを指定する複数のペー
ジテーブルエントリ指定手段と、このページテーブルエ
ントリ指定手段で指定されたページテーブルエントリの
変更箇所を指定する変更箇所指定手段と、この変更箇所
指定手段で指定した変更箇所の変更内容を格納する変更
内容格納手段と、この変更内容格納手段に格納されてい
る変更内容をページテーブルエントリの指定された内容
に代えて出力する出力制御手段とを設けたので、ページ
テーブルを変更するという作業を自由度を持って代用す
ることを可能とし、中央処理装置の負荷を軽減できる効
果がある。
第１図はこの発明の一実施例を示す半導体装置の構成図
、第２図は従来の半導体装置の概略構成図、第３図は論
理アドレスと物理アドレスの関係を示す図、第４図はペ
ージテーブルの概略構成図、第５図は従来の半導体装置
におけるページテ−プルの変更動作を示す図。 図において、１はレジスタ群、２は変更ビット指定レジ
スタ、３は変更値格納レジスタ、１２はメモリ管理装置
（ＭＭＵ）、１４はページテーブル、３１はページテー
ブルエントリである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 第３図
、第２図は従来の半導体装置の概略構成図、第３図は論
理アドレスと物理アドレスの関係を示す図、第４図はペ
ージテーブルの概略構成図、第５図は従来の半導体装置
におけるページテ−プルの変更動作を示す図。 図において、１はレジスタ群、２は変更ビット指定レジ
スタ、３は変更値格納レジスタ、１２はメモリ管理装置
（ＭＭＵ）、１４はページテーブル、３１はページテー
ブルエントリである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 第３図
Claims (1)
- 論理アドレスと物理アドレスとを対応させる複数のペー
ジテーブルエントリから構成されるページテーブルを有
する半導体装置であって、前記ページテーブル中の変更
すべきページテーブルエントリを指定する複数のページ
テーブルエントリ指定手段と、このページテーブルエン
トリ指定手段で指定されたページテーブルエントリの変
更箇所を指定する変更箇所指定手段と、この変更箇所指
定手段で指定した変更箇所の変更内容を格納する変更内
容格納手段と、この変更内容格納手段に格納されている
変更内容を前記ページテーブルエントリの指定された内
容に代えて出力する出力制御手段とを具備したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322128A JPH01161456A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322128A JPH01161456A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161456A true JPH01161456A (ja) | 1989-06-26 |
Family
ID=18140239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322128A Pending JPH01161456A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161456A (ja) |
-
1987
- 1987-12-17 JP JP62322128A patent/JPH01161456A/ja active Pending
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