JPH01156879A - パターンマッチング回路 - Google Patents
パターンマッチング回路Info
- Publication number
- JPH01156879A JPH01156879A JP31591487A JP31591487A JPH01156879A JP H01156879 A JPH01156879 A JP H01156879A JP 31591487 A JP31591487 A JP 31591487A JP 31591487 A JP31591487 A JP 31591487A JP H01156879 A JPH01156879 A JP H01156879A
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- JP
- Japan
- Prior art keywords
- circuits
- maximum value
- circuit
- pattern
- pattern matching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000001514 detection method Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Image Analysis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像認識等に用いられるパターンマツチング回
路に関するものである。
路に関するものである。
従来の技術
近年、画像処理技術は多方面に応用され、その中で画像
認識におけるパターンマツチング技術はＩＣの充実低価
格化という点で多く利用されるようになった。
認識におけるパターンマツチング技術はＩＣの充実低価
格化という点で多く利用されるようになった。
以下、図面を参照しながら、従来のパターンマツチング
回路について説明を行う。第４図は従来のパターンマツ
チング回路の構成を示すブロック図である。第４図にお
いて、２１〜２７は画像認識によって得られた１ブロツ
ク（３×３画素）の画像信号からなるパターンマツチン
グ現信号群”０４ とパターンマツチング用参照信号
群”０３を現信号群”０４ と同じ大きさのブロック
に分割した信号群ｂ０１〜ｂ０７の対応する信号をそれ
ぞれ画素分位に減算する減算器である。３１〜３７はブ
ロック毎にブロック内での差分のうち最大値を代表値と
する最大値回路である。４１は最大値回路３１〜３７の
出力値より最小値ａ１８ と最小値を出した参照信号
群を表すコード’０１ を出力する最小値部位検出回
路、４２は参照信号群の中心データｄ２□〜ｄ２８の入
力から部位検出信号Ｃｏ１ の値によ多出力データ”
０７ を選択するマルチプレクサである。
回路について説明を行う。第４図は従来のパターンマツ
チング回路の構成を示すブロック図である。第４図にお
いて、２１〜２７は画像認識によって得られた１ブロツ
ク（３×３画素）の画像信号からなるパターンマツチン
グ現信号群”０４ とパターンマツチング用参照信号
群”０３を現信号群”０４ と同じ大きさのブロック
に分割した信号群ｂ０１〜ｂ０７の対応する信号をそれ
ぞれ画素分位に減算する減算器である。３１〜３７はブ
ロック毎にブロック内での差分のうち最大値を代表値と
する最大値回路である。４１は最大値回路３１〜３７の
出力値より最小値ａ１８ と最小値を出した参照信号
群を表すコード’０１ を出力する最小値部位検出回
路、４２は参照信号群の中心データｄ２□〜ｄ２８の入
力から部位検出信号Ｃｏ１ の値によ多出力データ”
０７ を選択するマルチプレクサである。
以上のように構成されたパターンマツチング回路につい
て以下その動作について説明する。
て以下その動作について説明する。
まずパターンマツチング用現信号群”０４ は、３×３
画素を１ブロツクとして得られる９つの画像信号を１つ
の信号群とする構成とし、パターンマツチング参照用信
号群”０３ はパターンマツチングする範囲を水平方向
±３画素とすると３×７画素の構成となシフつの参照用
信号群す。１〜ｂ０７に分けられる。入力信号”０４
と照合するため参照用信号群ｂ０１〜ｂ０７のそれぞ
れ対応する画素間で減算器２１〜２７で減算を行う。減
算器２１〜２７の出力ｂ１．〜ｂ１□は各信号群毎に最
大値回路３１〜３７によってブロック内差分の最大値が
求められる。最大値のデータ中で最小値を取る信号群が
マツチングした信号群であるため、最大値のデータｂ２
１〜ｂ２□は最小値・部位検出回路４１に入力され、最
小値”１Ｂ と最小値の元となった信号群を表すコー
ドＣ０１が出力される。マルチプレクサ４２は、参照信
号群ｂ０．〜ｂ０７の中心データｄ２□〜ｄ２Ｂ を入
力としコード’０１の値からマツチングした信号群のデ
ータを選択しａ０７ として出力する。
画素を１ブロツクとして得られる９つの画像信号を１つ
の信号群とする構成とし、パターンマツチング参照用信
号群”０３ はパターンマツチングする範囲を水平方向
±３画素とすると３×７画素の構成となシフつの参照用
信号群す。１〜ｂ０７に分けられる。入力信号”０４
と照合するため参照用信号群ｂ０１〜ｂ０７のそれぞ
れ対応する画素間で減算器２１〜２７で減算を行う。減
算器２１〜２７の出力ｂ１．〜ｂ１□は各信号群毎に最
大値回路３１〜３７によってブロック内差分の最大値が
求められる。最大値のデータ中で最小値を取る信号群が
マツチングした信号群であるため、最大値のデータｂ２
１〜ｂ２□は最小値・部位検出回路４１に入力され、最
小値”１Ｂ と最小値の元となった信号群を表すコー
ドＣ０１が出力される。マルチプレクサ４２は、参照信
号群ｂ０．〜ｂ０７の中心データｄ２□〜ｄ２Ｂ を入
力としコード’０１の値からマツチングした信号群のデ
ータを選択しａ０７ として出力する。
発明が解決しようとする問題点
しかしながら、上記のような構成では、一つの決った信
号群の形でしかマツチング処理ができず、多くの種類の
パターンでマツチング処理するには適当なものではなか
った。
号群の形でしかマツチング処理ができず、多くの種類の
パターンでマツチング処理するには適当なものではなか
った。
本発明は上記問題点に鑑み、複数のパターンでマツチン
グ処理をすることのできるパターンマツチング回路を提
供することを目的とするものである。
グ処理をすることのできるパターンマツチング回路を提
供することを目的とするものである。
問題点を解決するための手段
この目的を達成するために本発明のパターンマツチング
回路は画像認識して得られた画像信号群と参照信号群と
の差を取る減算器と、参照パターン制御回路から印加さ
れるクリア信号によりその出力が制御されるラッチ回路
と、ラッチ回路の出力から差出力の最大値を求める最大
値回路とからなる。
回路は画像認識して得られた画像信号群と参照信号群と
の差を取る減算器と、参照パターン制御回路から印加さ
れるクリア信号によりその出力が制御されるラッチ回路
と、ラッチ回路の出力から差出力の最大値を求める最大
値回路とからなる。
作 用
この構成によって、参照パターン制御回路とクリア機能
を有するラッチ回路とで、複数のパターンについてラッ
チ回路の出力を得ることができ、多くのパターンについ
てマツチング処理することができる。
を有するラッチ回路とで、複数のパターンについてラッ
チ回路の出力を得ることができ、多くのパターンについ
てマツチング処理することができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。第１図は本発明の一実施例におけるパターンマ
ツチング回路の構成を示すブロック図である。なお、第
４図に示した構成と同様のものについては同符号を付し
てその詳細な説明を省略する。第１図において、２１〜
２７は減算器、３１〜３７は最大値回路、５１〜６７は
各減算器２１〜２７と最大値回路３１〜３７との間に挿
入されたクリア機能付きラッチ回路、４１は最小値・部
位検出回路、６１はラッチ回路６１〜５７にクリア信号
を印加し、パターンを決定・制御するパターン制御回路
であるパターン選択ＲＯＭ、４２はマルチプレクサであ
る。
明する。第１図は本発明の一実施例におけるパターンマ
ツチング回路の構成を示すブロック図である。なお、第
４図に示した構成と同様のものについては同符号を付し
てその詳細な説明を省略する。第１図において、２１〜
２７は減算器、３１〜３７は最大値回路、５１〜６７は
各減算器２１〜２７と最大値回路３１〜３７との間に挿
入されたクリア機能付きラッチ回路、４１は最小値・部
位検出回路、６１はラッチ回路６１〜５７にクリア信号
を印加し、パターンを決定・制御するパターン制御回路
であるパターン選択ＲＯＭ、４２はマルチプレクサであ
る。
第２図は第１図における減算器２１．ラッチ６１、ＲＯ
Ｍｅｌの詳細図である。なお、説明を容易にするために
クリア信号のパターンを決定するＲＯＭｅｌへの入力は
１ビツトとして、パターンは２種類として説明する。
Ｍｅｌの詳細図である。なお、説明を容易にするために
クリア信号のパターンを決定するＲＯＭｅｌへの入力は
１ビツトとして、パターンは２種類として説明する。
以上のように構成されたパターンマツチング回路につい
て以下その動作について説明する。
て以下その動作について説明する。
まず、認識画像信号群ａ０４．参照信号群ｂ０１〜ｂ０
アが信号群として減算器２１〜２７に入力され、全ての
データについて各画素から得られる画像信号毎に減算処
理が行われ、出力ｂ１１〜ｂ、７される。
アが信号群として減算器２１〜２７に入力され、全ての
データについて各画素から得られる画像信号毎に減算処
理が行われ、出力ｂ１１〜ｂ、７される。
各ブロックに対する処理は共通なのでここでは減算器２
１．ラッチ６１．最大値回路３１について説明する。ク
リア機能付ラッチ６１はＲＯＭｅｌからのクリア信号が
０”のときデータ出力、クリ°ア信号が”１”のとき”
ｏ”出力とする。減算器２１１〜２１９ の出力ｂ
〜ｂ の全てをパターンマツチングする場合はＲＯＭ
ｅｌの出力（クリア信号） ｅ０２１〜ｅ０２９を全て
”０”にすれば良い。
１．ラッチ６１．最大値回路３１について説明する。ク
リア機能付ラッチ６１はＲＯＭｅｌからのクリア信号が
０”のときデータ出力、クリ°ア信号が”１”のとき”
ｏ”出力とする。減算器２１１〜２１９ の出力ｂ
〜ｂ の全てをパターンマツチングする場合はＲＯＭ
ｅｌの出力（クリア信号） ｅ０２１〜ｅ０２９を全て
”０”にすれば良い。
すなわち、ＲＯＭａｌに入力信号ｅ０として表に示すよ
うに”ｏ”を印加する。そのときクリア信号０２１ 。
うに”ｏ”を印加する。そのときクリア信号０２１ 。
２９は全て０”となシ、マツチングの対象となるパター
ンは第３図（、）に示すパターンとなる。次に第３図（
ｂ）のパターンでパターンマツチングを行うときは表で
００１ が１”の時のＲＯＭ６１の出力ｅｏ２１〜’０
２９を用いれば良い。
ンは第３図（、）に示すパターンとなる。次に第３図（
ｂ）のパターンでパターンマツチングを行うときは表で
００１ が１”の時のＲＯＭ６１の出力ｅｏ２１〜’０
２９を用いれば良い。
表
以上のように本実施例によれば、最大値回路３１〜３７
の前にＲＯＭ６１の出力で制御されるクリア機能付きラ
ッチ６１〜６７を用いることにより、パターンマツチン
グのパターンを複数、ここでは２種類にすることができ
る。
の前にＲＯＭ６１の出力で制御されるクリア機能付きラ
ッチ６１〜６７を用いることにより、パターンマツチン
グのパターンを複数、ここでは２種類にすることができ
る。
なお本実施例では基本参照データ群を３×３、パターン
の数を２種類としたが、ＲＯＭｅｌの入力ｅ。１ のピ
ット数を増やすことで同様の方法で基本参照データ群の
拡大、パターン数の増加が可能である。
の数を２種類としたが、ＲＯＭｅｌの入力ｅ。１ のピ
ット数を増やすことで同様の方法で基本参照データ群の
拡大、パターン数の増加が可能である。
発明の効果
以上のように本発明は、パターン制御回路と、クリア機
能付きラッチ回路を付加することにより、複数のパター
ンでマツチング処理を行うことができ、その実用的効果
は犬なるものがある。
能付きラッチ回路を付加することにより、複数のパター
ンでマツチング処理を行うことができ、その実用的効果
は犬なるものがある。
第１図は本発明の一実施例におけるパターンマツチング
回路のブロック図、第２図は第１図に示したパターンマ
ツチング回路の詳細ブロック図、第３図（ａ）、Φ）は
ＲＯＭ出力コードによるマ・ツチングパターンを説明す
る画面の正面図、第４図は従来のパターンマツチング回
路のブロック図である。 ２１〜２７・・・・・・減算器、３１〜３７・・・・・
・最大値回路、６１〜５７・・・・・・クリア機能付き
ラッチ、４１・・・・・・最小値１部位検出回路、４２
・・・・・・マルチプレクサ、６１・・・・・・ＲＯＭ
０ 第３図 （ｂ） 第４図
回路のブロック図、第２図は第１図に示したパターンマ
ツチング回路の詳細ブロック図、第３図（ａ）、Φ）は
ＲＯＭ出力コードによるマ・ツチングパターンを説明す
る画面の正面図、第４図は従来のパターンマツチング回
路のブロック図である。 ２１〜２７・・・・・・減算器、３１〜３７・・・・・
・最大値回路、６１〜５７・・・・・・クリア機能付き
ラッチ、４１・・・・・・最小値１部位検出回路、４２
・・・・・・マルチプレクサ、６１・・・・・・ＲＯＭ
０ 第３図 （ｂ） 第４図
Claims (1)
- 認識画像信号群と参照信号群とを入力し画素より得られ
る画像信号毎に差をとる複数の減算器と、前記減算器の
出力を入力としその出力パターンがクリア信号により制
御される複数のラッチ回路と、前記ラッチ回路の出力を
それぞれ入力し差出力の最大値を求める複数の最大値回
路と、前記複数の最大値回路の出力を入力しその入力中
で最小値を求める最小値・部位検出回路と、前記最小値
・部位検出回路の出力と前記参照信号群の中心データと
を入力しマッチングした信号群のデータを選択するマル
チプレクサとを有することを特徴とするパターンマッチ
ング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31591487A JPH01156879A (ja) | 1987-12-14 | 1987-12-14 | パターンマッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31591487A JPH01156879A (ja) | 1987-12-14 | 1987-12-14 | パターンマッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01156879A true JPH01156879A (ja) | 1989-06-20 |
Family
ID=18071126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31591487A Pending JPH01156879A (ja) | 1987-12-14 | 1987-12-14 | パターンマッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01156879A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003053680A (ja) * | 2001-08-13 | 2003-02-26 | Max Co Ltd | 電動ステープラ用カートリッジ |
| US8145011B2 (en) | 2005-12-12 | 2012-03-27 | Qinetiq Limited | Correlation apparatus |
-
1987
- 1987-12-14 JP JP31591487A patent/JPH01156879A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003053680A (ja) * | 2001-08-13 | 2003-02-26 | Max Co Ltd | 電動ステープラ用カートリッジ |
| US8145011B2 (en) | 2005-12-12 | 2012-03-27 | Qinetiq Limited | Correlation apparatus |
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