JPH01154194A - Ｖｒａｍインターフェイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＶＲＡＭインターフェイス回路に関し、特にＣ
ＭＯ３で構成されたＶＲＡＭインターフェイス回路に関
する。

〔従来の技術〕

第２図は従来のＶＲＡＭインターフェイス回路の例を示
す回路図である。同図において入出力端子１には制御信
号４に基づき出力可能状態で信号を出力する出力バッフ
ァ２と入力バッファ３が接続されている。

この回路では制御信号４に基づき出力バッファ２が出力
可能状態にあるとき、出力バッファ２から出力された信
号は入出力端子１を経て入力バッファ３にも接続されて
いる。

〔発明が解決しようとする問題点〕

上述した従来のインターフェイス回路では、出力バッフ
ァの出力可能状態時に出力バッファから出力された信号
が入出力端子を経て入力バッファに入力されるので、直
前の入力状態時に入力された信号が保持されず、入力バ
ッファに続く内部回路のタイミングによっては自らの出
力信号を入力信号として読込み誤動作する可能性がある
という問題点がある。

本発明の目的は入力バッファと出力バッファとを制御信
号に従ってしゃ断すると共に、入力した信号を保持する
ようにして上記の問題点を改善したＶＲＡＭインターフ
ェイス回路を提供することにある。

〔問題点を解決するための手段〕

本発明のＶＲＡＭインターフェイス回路は、入出力端子
と前記入出力端子に接続され制御信号に基づいて信号を
出力する出力バッファと信号を入力する入力バッファと
を具備した入出力回路において、前記制御信号に基づい
て入力状態では導通し出力状態では非導通となり前記出
力バッファと前記入力バッファとの信号経路をしゃ断す
る回路と、入力した前記信号を保持する回路とを有して
構成される。

〔実施例〕

第１図は本発明の一実施例の回路図である。同図におい
て入出力端子１には制御信号４に基づき信号を出力する
出力バッファ２が接続され、信号を入力する入力バッフ
ァ３と前記入出力端子１の間にトランスファーゲート６
が接続されている。

さらに、大力バッファ３には逆並列に第１のインバータ
５が接続され、信号保持回路を構成している。

トランスファーゲート６は制御信号４と第２のインバー
タ７によって作られる反転信号で制御され、入力状態時
に導通し出力状態時に非導通となり、出力バッファ２か
ら入力バッファ３への信号経路をしゃ断するので、出力
バッファ２の出力する信号は入力バッファ３に入力され
ない。このとき、入力バッファには出力状態になる直前
の入力信号が出力状態の間だけ保持されている。

〔発明の効果〕

以上説明したように本発明は、制御信号に基づき出力可
能状態時にのみ、出力バッファから入出力端子を経て入
力バッファへ至る信号経路をしゃ断して直前の入力状態
時の入力信号を保持することにより、自らの出力信号を
入力信号として読込むことを防ぎ、内部回路のタイミン
グ制御を容易にする。また、出力可能状態でも出力信号
の変化にかかわらず入力バッファは定常状態にあるので
、消費電力を削減できるという効果がある。

【図面の簡単な説明】

第１図は本発明によるＶＲＡＭインターフェイス回路の
一実施例を示す回路図、第２図は従来の回路の例を示す
回路図である。 １・・・入出力端子、２・・・出力バッファ、３・・・
入力バッファ、４・・・制御信号、５・・・第１のイン
バータ、６・・・トランスファーゲート、７・・・第２
のインバータ。

Claims (1)

【特許請求の範囲】
1. 入出力端子と前記入出力端子に接続され制御信号に基づ
   いて信号を出力する出力バッファと信号を入力する入力
   バッファとを具備した入出力回路において、前記制御信
   号に基づいて入力状態では導通し出力状態では非導通と
   なり前記出力バッファと前記入力バッファとの信号経路
   をしゃ断する回路と、入力した前記信号を保持する回路
   とを有することを特徴とするＶＲＡＭインターフェイス
   回路。