JPH01147671A - グラフイツク表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＡＤ等に使用されるグラフィック表示制御装
置に係わり、特に高解像度デイスプレィの表示制御に好
適な、パイプライン制御を用いたグラフィック表示制御
装置に関する。

〔従来の技術〕

三次元表示等の高機能な処理を行うグラフィック表示制
御装置は、例えば日経エレクトロニクス１９８７．７．
２７号、第１０２頁から１０３頁において論じられてい
るように、システムバスインターフェースを介してシス
テムバスと接続されており、制御用プロセサ、描画用プ
ロセサ、及び描画用ＬＳＩの三段のパイプライン構成と
なっている。システム側から与えられる描画命令は各プ
ロセサにより順次処理され、最終のフレームバッファへ
表示データが書き込まれる。ここでプロセサ間のインタ
ーフェースは、通常は各々が独自な構成となっていて、
互換性がなかった。

〔発明が解決しようとする問題点〕

上記の従来技術においては、例えば三次元描画処理等の
機能拡張のための専用プロセサを追加、あるいは逆に機
能減少のためのプロセサの除去をしようとしても、プロ
セサ間インターフェースが各々異なっているため不可能
となる。また、制御プロセサ及び描画プロセサが故障す
ると、表示データをシステム側かに最終フレームバッフ
ァへ送れなくなり、故障を示すエラーメツセージの表示
が不可能になるという問題があった。

本発明の目的は、必要な機能・性能に応じて専用プロセ
サの追加、除去ができ、また複数プロセサが故障した時
のエラーメツセージ表示が可能なグラフィック表示制御
装置を提供するにある。

〔問題点を解決するための手段〕

上記の目的は、各プロセサに、前段からの命令及びデー
タ受信用のレジスタ群と、処理結果の送信先レジスタ群
のアドレスを保持するアドレスレジスタとを設け、各プ
ロセサ間をパイプライン用のバスで接続するとともに、
このバス中のデータに上記命令及びデータ用のレジスタ
群を接続し、またこのバス中のアドレス線に上記アドレ
スレジスタを接続し、さらに任意のプロセサ内しジスタ
群が満杯か空きがあるかの状態を前段のプロセサへ連絡
するレジスタ状態信号線に、あるプロセサが実装されて
いないときに当該プロセサの次段よりの状態信号線を前
段のプロセサへと伝える伝達回路を挿入することにより
達成される。

〔作用〕

グラフィック表示制御装置を構成する各プロセサは、前
段プロセサまたはシステムより命令及びデータをバス内
のデータ線を介して自装置内のレジスタ群へ受け取る。

各プロセサはその処理結果をアジレスレジスタの示すプ
ロセサのレジスタ群ヘデータ線を経由して転送する。こ
の時、転送先のレジスタ群の満杯、空等の状態により転
送のタイミングを制御する必要があるが、これは次段の
プロセサより出力されるレジスタ状態信号線により知る
ことができる。以上により、各プロセサは正しくパイプ
ライン動作を実行する。

そしてこの構成で、１つのプロセサが実装されていない
ときは、当該非実装位置の次段プロセサからのレジスタ
状態信号は伝達回路により当該非実装位置前段のプロセ
サへ入力されるから、前段プロセサは自分のアドレスレ
ジスタには次段プロセサのレジスタ群アドレスをセット
することで、非実装位置前後のプロセサ間のパイプライ
ン動作が可能となる。また、プロセサの増設は、各プロ
セサ間が同一のインターフェース構成であるので、簡単
に行える。さらにエラーメツセージは、システム側から
パイプライン用バス経由で最終のフレームバッファをも
つプロセサへ直接送れば、間のプロセサが異常でも表示
できる。

〔実施例〕

以下、本発明を第１図の実施例により説明する。

本実施例は、セグメントバッファコントローラ１４、セ
グメントバッファメモリ１１、パイプラインバス９、二
次元処理プロセサ１５．三次元処理プロセサ１６、描画
プロセサ及びフレームメモリ１７より構成されている。

各プロセサとパイプラインバス９との接続を行うパイプ
ラインバスインターフェース部２０ａ、２０ｂ、２０ｃ
は同一構成の回路であり、各々は各プロセサが処理すべ
き命令・データを受信及び−時格納するＦｉＦ。

型のレジスタ群２ａ、２ｂ、２ｃ、処理結果の命令・デ
ータを次プロセサへ送るときのデータレジスタ２２ａ、
２２ｂ、２２ｃ％及び転送先プロセサのレジスタ群アド
レスを格納するアドレスレジスタ３ａ、３ｂ、３ｃより
構成されている。

二次元プロセサ１５は、前記パイプラインバスインター
フェース部２０ａの他に、マイクロプロセサ１８ａ、ロ
ーカルメモリ１９ａ、及びローカルバス２８ａより構成
されている。三次元プロセサ１６は、パイプラインパス
インターフェース部２０ｂの他に、マイクロプロセサ１
８ｂ、ローカルメモリ１９ｂ、及びローカルバス２８ｂ
より構成されている。描画プロセサ及びフレームメモリ
１７は、同じくパイプラインバスインターフェース部２
０ｃの他に、マイクロプロセサ１８ｃ、ローカルメモリ
１９ｃ、フレームメモリコントローラ２４、フレームメ
モリ２５、及びローカルバス２８ｃより構成される。パ
イプラインバス９は。

データ線４、アドレス線５．制御線６から構成され、セ
グメントバッファコントローラ１４、及びパイプライン
バスインターフェース部２０ａ。

２０ｂ、２０ｃを経由して各プロセサを互いに接続して
いる。各パイプラインバスインターフェース部２０ａ、
２０ｂ、２０ｃからは、当該レジスタ群が各々満杯か空
であることを示す第一信号線２９ａ、２９ｂ、２９ｃ　
（ａ杯のときオン）、及び−第二信号線３０ａ、３０ｂ
、３０ｃ（空のときオン）が出力され、各々前段のパイ
プラインバスインターフェース部又はセグメントバッフ
ァコントローラ１４へ入力されている。更に、二次元プ
ロセサ又は三次元プロセサが非実装の時に、次段からの
第一、第二信号線を前段へ伝達するための伝達回路８ａ
、８ｂを設けている。

次に動作を説明する。図示しないシステムのＣＰＵより
システムバス２６経由で与えられる描画用命令及びデー
タは、セグメントバッファメモリ１１に格納される。こ
れら命令及びデータは、セグメントバッファコントロー
ラＪ４により読み出され、パイプラインバス９を経由し
て二次元プロセサ１５のレジスタ群２ａに与えられる。

マイクロプロセサ１８ａはレジスタ群２ａより順次命令
又はデータを読み取り、対応する処理を行う。

処理結果の命令又はデータは、データレジスタ２２ａ及
びアドレスレジスタ３ａを用いパイプラインバス９を経
由して次段の三次元プロセサ】６あレジスタ群２ｂへ送
られる。三次元プロセサのマイクロプロセサ１６は、同
様にレジスタ群２ｂより命令又はデータを読みとり、対
応する処理を行い、その結果をデータレジスタ２２ｂ、
及びアドレスレジスタ３ｂを用い、パイプラインバス９
を経由して描画プロセサのレジスタ群２ｃへ送る。

描画プロセサのマイクロプロセサ１８ｃは、レジスタ群
２ｃより命令又はデータを読み取り、その処理結果をフ
レームメモリコントローラ２４へ与える。最後に、フレ
ームメモリコントローラ２４はフレームメモリ２５へ画
面の表示データを書込み、結果はデイスプレィ１０へ表
示される。

以上の一連の動作は、セグメントバッファコントローラ
１４により読出される命令・データをＰ＋　、Ｐｔ÷ｔ
ｙＰｔ＋ｚ・・・とすると、二次元プロセサでＰＩ＋２
の処理が行われているときには、三次元プロセサ、及び
描画プロセサの各々ではＰ　１＋１及びＰｉが処理され
ており、こうしたパイプライン動作によって高速処理が
実現されている。このとき、あるレジスタ群が満杯の場
合は、その前段のプロセサは処理結果の命令・データを
次段へ送るのを一時止め、空の状態になるのを待つ。即
ち第二信号線により空の状態になったことが知らされる
と、前段のプロセサはそれまで止めておいた命令・デー
タの次段プロセサへの転送を開始する。

このようなプロセサ間の処理速度のばらつきを吸−収す
るのが、レジスタ群２ａ〜２ｃの役割である。

次に三次元プロセサが非実装の場合の動作を説明する。

この場合、二次元プロセサ１５の処理結果は、三次元プ
ロセサでなく、描画プロセサ１７のレジスタ群２ｃへ転
送する必要があるが、このため描画プロセサ１７のレジ
スタ群２ｃの状態を示す第−及び第二信号線２９及び３
０ｃは、伝達回路２８ｂにより次のようにして、二次元
プロセサ１５へ入力される。即ち、伝達回路８ｂの中の
トライステートゲート２３ｂ、２７ｂは、三次元プロセ
サ１６が実装されている場合はそのイネーブル端子がロ
ーレベル（アース）に落され出力禁止の状態になってい
るが、三次元プロセサが非実装の場合はイネーブル端子
はアースに落されないため、プルアップ抵抗２１ｂによ
りハイレベルとなり、各信号線２９ｃ及び３０ｃが出力
されて二次元プロセサ１５への信号線２９ｂ、３０ｂと
なる。従って、二次元プロセサ１５と描画プロセサ１７
はパイプラインバス９を経由してのデータ転過制御が行
え、パイプライン動作を行うことが可能となる。

次に、二次元プロセサ及び三次元プロセサが共に故障し
た場合を考える。このときは、セグメン１ヘバツファコ
ントローラ１４は、エラーメツセージ表示用の命令及び
データを直接に描画プロセサ１７のレジスタ群２Ｃへ書
込む。これにより二次元プロセサ、三次元プロセサが故
障時でも描画プロセサが動いていればエラーメツセージ
の表示を行うことができる。

更に、３つのプロセサ１５〜１７の他に特殊描画プロセ
サを追加する場合は、パイプラインバスインターフェー
ス部２０ａ〜２０ｃと同じ構成のインターフェース部を
用いてその追加プロセサをパイプラインバス９へ追加接
続すれば、４つのプロセサによるパイプライン処理を行
わせることができることはあきらかである。

〔発明の効果〕

本発明によれば、描画処理の種類・規模によりパイプラ
イン処理をさせるプロセサの数を可変とすることができ
、一つのシステムで必要に応じ小規模から大規模まで対
応でき、特に高機能・高性能を要求される時の拡張性に
富んだシステムを提供できる。一方、プロセサの故障時
には、最終版の描画プロセサのみ動作可であればエラー
メツセージのデイスプレィへの表示は可能となり、シス
テムの保守性も高めることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 ２ａ〜２ｃ・・・レジスタ群、３８〜３ｃ・・・アドレ
スレジスタ、８ａ、８ｂ・・・伝達回路、９・・・パイ
プラインバス、２０ａ〜２０ｃ・・・パイプラインバス
インターフェース部、２９ａ〜２９ｃ・・・第一信号線
。 ３０ａ〜３０ｃ・・・第二信号線。

Claims (1)

【特許請求の範囲】
1. １、複数プロセサのパイプライン動作によつてシステム
   からの命令及びデータの処理を行いその結果を表示手段
   へ出力するグラフィック表示制御装置において、各プロ
   セサ間及びシステムと各プロセサ間のデータ及び信号転
   送を行うためのバスと、パイプライン動作における前段
   のプロセサまたはシステムからの命令及びデータを上記
   バス経由で受け取つて格納するための各プロセサ対応に
   設けられたレジスタ群と、パイプライン動作における次
   段のプロセサの上記レジスタ群へ処理結果を送れるよう
   に当該転送先レジスタ群のアドレスを格納するための各
   プロセサ対応に設けられたアドレスレジスタと、上記レ
   ジスタ群の各々が満杯か否かを当該レジスタ群を処理結
   果または命令及びデータの転送先としているプロセサま
   たはシステムへ知らせるための各プロセサ対応に設けら
   れた信号線と、１つのプロセサが非実装状態のときに当
   該プロセサ位置への上記信号線の信号を上記プロセサ位
   置から出力される上記信号線として出力するための各プ
   ロセサ対応に設けられた伝達回路とを設けたことを特徴
   とするグラフィック表示制御装置。