JPH01143417A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH01143417A JPH01143417A JP62300027A JP30002787A JPH01143417A JP H01143417 A JPH01143417 A JP H01143417A JP 62300027 A JP62300027 A JP 62300027A JP 30002787 A JP30002787 A JP 30002787A JP H01143417 A JPH01143417 A JP H01143417A
- Authority
- JP
- Japan
- Prior art keywords
- gain
- filter
- pll circuit
- loop filter
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は演算増幅器に並列に抵抗とコンデンサを接続
したフィルタを有するＰＬＬ回路に関するものである。
したフィルタを有するＰＬＬ回路に関するものである。
［従来の技術］
第４図は従来のＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）回路の構成を示すブロック図て、ｌは位
相比較器、２はループフィルタ、３は電圧制御発振器（
ＶＣＯ）てあり、また、第５図は第４図におけるループ
フィルタ２の具体的構成を示す回路図て、４は演算増幅
器（オペアンプ）、第６図は第５図のループフィルタの
ゲインのノ、１波数特性を示す図である。
ｄ Ｌｏｏｐ）回路の構成を示すブロック図て、ｌは位
相比較器、２はループフィルタ、３は電圧制御発振器（
ＶＣＯ）てあり、また、第５図は第４図におけるループ
フィルタ２の具体的構成を示す回路図て、４は演算増幅
器（オペアンプ）、第６図は第５図のループフィルタの
ゲインのノ、１波数特性を示す図である。
第１１のＰＬＬ回路において、入力信号の周波数ならび
に位相とＶＣＯ３の発振周波数ならびに位相とを位相比
較器１で比較し、その誤差に比例したモ均直流電圧を発
生する。この誤差電圧はループフィルタ２を通ってＶＣ
Ｏ３の制御端子に加えられ、入力信号とＶＣＯ３の発振
周波数差ならびに位相差を低減する方向にＶＣＯ３の周
波数を変化させる。
に位相とＶＣＯ３の発振周波数ならびに位相とを位相比
較器１で比較し、その誤差に比例したモ均直流電圧を発
生する。この誤差電圧はループフィルタ２を通ってＶＣ
Ｏ３の制御端子に加えられ、入力信号とＶＣＯ３の発振
周波数差ならびに位相差を低減する方向にＶＣＯ３の周
波数を変化させる。
第５図に示すループフィルタは、第６図のゲインの周波
数特性から明らかなように、ＤＣゲインは無限大である
。即ち、位相比較器ｌからの出力である２；差信号か低
域にずれると、ループフィルタ２の出力電圧は大きくな
る。
数特性から明らかなように、ＤＣゲインは無限大である
。即ち、位相比較器ｌからの出力である２；差信号か低
域にずれると、ループフィルタ２の出力電圧は大きくな
る。
［発明か解決しようとする問題点］
Ｌ記のような従来のＰＬＬ回路におけるフィルタては、
ＤＣゲインが高いために、オフセット調整であるｖＣＯ
の中心周波数に相当する電圧を調整する場合、少しでも
オフセットかずれて位相比較器からの誤差信号か低域に
なると、ＶＣＯの入力電圧が大きくなってＰＬＬか不安
定になりやすいという聞届がありだ。特にｖＣＯのゲイ
ンか高い場合にはこの現象か顕著に現われる。
ＤＣゲインが高いために、オフセット調整であるｖＣＯ
の中心周波数に相当する電圧を調整する場合、少しでも
オフセットかずれて位相比較器からの誤差信号か低域に
なると、ＶＣＯの入力電圧が大きくなってＰＬＬか不安
定になりやすいという聞届がありだ。特にｖＣＯのゲイ
ンか高い場合にはこの現象か顕著に現われる。
この発明はかかる従来の問題点を解決するためになされ
たものて、ＶＣＯの中心周波数に相当する電圧を調整す
る、いわゆるオフセット調整をすることによって、ＰＬ
Ｌ回路が不安定になることのないようなフィルタを備え
たＰＬＬ回路を提供することを目的とする。
たものて、ＶＣＯの中心周波数に相当する電圧を調整す
る、いわゆるオフセット調整をすることによって、ＰＬ
Ｌ回路が不安定になることのないようなフィルタを備え
たＰＬＬ回路を提供することを目的とする。
［問題点を解決するための手段］
上記の目的を達成するためにこの発明は、演算増幅器に
並列に抵抗とコンデンサを接続したフィルタを有するＰ
ＬＬ回路てあって、前記フィルタに並列に抵抗を接続し
てＤＣゲインを下げるように構成したものである。
並列に抵抗とコンデンサを接続したフィルタを有するＰ
ＬＬ回路てあって、前記フィルタに並列に抵抗を接続し
てＤＣゲインを下げるように構成したものである。
［作用］
上記の構成によって、フィルタのＤＣゲインの低下によ
りｖＣＯの入力電圧は過大になることはなく、安定した
ＰＬＬ回路か得られる。
りｖＣＯの入力電圧は過大になることはなく、安定した
ＰＬＬ回路か得られる。
［実施例］
第１図はこの発ｉ１の一実施例であるＰＬＬ回路のルー
プフィルタの回路１１１１４てあり、第２図は第１図の
ループフィルタのゲイン特性を示す図、第３図は第１図
のフィルタなＰＬＬ回路に使用した場合のブロック図て
あり、１１は位相比較器、１２はループフィルタ、１３
はｖＣＯｌＫｄは位相比較器１１のゲイン、Ｋ、はＶＣ
Ｏ１３のゲイン、Ｓは係数である。
プフィルタの回路１１１１４てあり、第２図は第１図の
ループフィルタのゲイン特性を示す図、第３図は第１図
のフィルタなＰＬＬ回路に使用した場合のブロック図て
あり、１１は位相比較器、１２はループフィルタ、１３
はｖＣＯｌＫｄは位相比較器１１のゲイン、Ｋ、はＶＣ
Ｏ１３のゲイン、Ｓは係数である。
第１図〜第３図において、ループフィルタ１２のゲイン
特性は、第２図から明らかなようにＤＣゲインかＲ：ｌ
／Ｒ，て押えられていることかわかる。従って、オフセ
ットかずれてもＶＣＯ１３の入力電圧か大きくなること
はなく、調整か従来より厳密に行わなくても良いことか
分る。また、ループフィルタ１２を第３図のような構成
のＰＬＬ回路に使用した場合の入出力の閉ループ伝達関
数は、入力を０１．出力をθ。とすると次のようになる
。
特性は、第２図から明らかなようにＤＣゲインかＲ：ｌ
／Ｒ，て押えられていることかわかる。従って、オフセ
ットかずれてもＶＣＯ１３の入力電圧か大きくなること
はなく、調整か従来より厳密に行わなくても良いことか
分る。また、ループフィルタ１２を第３図のような構成
のＰＬＬ回路に使用した場合の入出力の閉ループ伝達関
数は、入力を０１．出力をθ。とすると次のようになる
。
０、．１０．＝ωｎ”（１＋５ｃＲ２）／Ｓ２÷２ζω
、Ｓ＋ωｎ′ω。・Ｖエヲητ椙ＦＬ丁 （＝ Ｉ＋に’ＣＲ２／ ２Ｊ７）ＩＴＵロイ〕ω。て
必要帯域か決まり、ζ＝０．５に設定することにより安
定なＰＬＬ回路が得られる。
、Ｓ＋ωｎ′ω。・Ｖエヲητ椙ＦＬ丁 （＝ Ｉ＋に’ＣＲ２／ ２Ｊ７）ＩＴＵロイ〕ω。て
必要帯域か決まり、ζ＝０．５に設定することにより安
定なＰＬＬ回路が得られる。
［発明の効果］
以−）二説明したように、この発明のＰＬＬ回路におけ
るフィルタはフィルタに並列に抵抗を接続してＤＣゲイ
ンを下げることにより、オフセット調整か容易になり、
安定なＰＬＬ回路か得られる。
るフィルタはフィルタに並列に抵抗を接続してＤＣゲイ
ンを下げることにより、オフセット調整か容易になり、
安定なＰＬＬ回路か得られる。
第１図はこの発明の一実施例であるＰＬＬ回路のループ
フィルタの回路図てあり、第２図は第１図のループフィ
ルタのゲイン特性を示す図、第３図は第１図のフィルタ
なＰＬＬ回路に使用した場合のフロック図、第４図は従
来のＰＬＬ回路の構成を示すフロック図、第５図は第４
図におけるループフィルタの具体的構成を示す回路図、
第６図は第５図のループフィルタの周波数特性を示す図
である。 図中。 １．１ｍ位相比較器 ２．１２：ループフィルタ ３．１３：Ｖｃ。 ４：オベアンフ。 代理人 ブｒ理十 ｍ 北 嵩 晴 第１図 ＣｌＲ２＋Ｒ夛 ＣＲ２ 第２図 第３図 第４図 第５図 第６図
フィルタの回路図てあり、第２図は第１図のループフィ
ルタのゲイン特性を示す図、第３図は第１図のフィルタ
なＰＬＬ回路に使用した場合のフロック図、第４図は従
来のＰＬＬ回路の構成を示すフロック図、第５図は第４
図におけるループフィルタの具体的構成を示す回路図、
第６図は第５図のループフィルタの周波数特性を示す図
である。 図中。 １．１ｍ位相比較器 ２．１２：ループフィルタ ３．１３：Ｖｃ。 ４：オベアンフ。 代理人 ブｒ理十 ｍ 北 嵩 晴 第１図 ＣｌＲ２＋Ｒ夛 ＣＲ２ 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 演算増幅器に並列に抵抗とコンデンサを接続したフィル
タを有するＰＬＬ回路において、前記フィルタに並列に
抵抗を接続してＤＣゲインを下げたことを特徴とするＰ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300027A JPH01143417A (ja) | 1987-11-30 | 1987-11-30 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300027A JPH01143417A (ja) | 1987-11-30 | 1987-11-30 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143417A true JPH01143417A (ja) | 1989-06-06 |
Family
ID=17879824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300027A Pending JPH01143417A (ja) | 1987-11-30 | 1987-11-30 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
| US9400007B2 (en) | 2012-05-31 | 2016-07-26 | Airbus Operations Limited | Injectable nut cap |
-
1987
- 1987-11-30 JP JP62300027A patent/JPH01143417A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
| US9400007B2 (en) | 2012-05-31 | 2016-07-26 | Airbus Operations Limited | Injectable nut cap |
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