JPH01143417A - Pll回路 - Google Patents
Pll回路Info
- Publication number
- JPH01143417A JPH01143417A JP62300027A JP30002787A JPH01143417A JP H01143417 A JPH01143417 A JP H01143417A JP 62300027 A JP62300027 A JP 62300027A JP 30002787 A JP30002787 A JP 30002787A JP H01143417 A JPH01143417 A JP H01143417A
- Authority
- JP
- Japan
- Prior art keywords
- gain
- filter
- pll circuit
- loop filter
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は演算増幅器に並列に抵抗とコンデンサを接続
したフィルタを有するPLL回路に関するものである。
したフィルタを有するPLL回路に関するものである。
[従来の技術]
第4図は従来のP L L (Phase Locke
d Loop)回路の構成を示すブロック図て、lは位
相比較器、2はループフィルタ、3は電圧制御発振器(
VCO)てあり、また、第5図は第4図におけるループ
フィルタ2の具体的構成を示す回路図て、4は演算増幅
器(オペアンプ)、第6図は第5図のループフィルタの
ゲインのノ、1波数特性を示す図である。
d Loop)回路の構成を示すブロック図て、lは位
相比較器、2はループフィルタ、3は電圧制御発振器(
VCO)てあり、また、第5図は第4図におけるループ
フィルタ2の具体的構成を示す回路図て、4は演算増幅
器(オペアンプ)、第6図は第5図のループフィルタの
ゲインのノ、1波数特性を示す図である。
第11のPLL回路において、入力信号の周波数ならび
に位相とVCO3の発振周波数ならびに位相とを位相比
較器1で比較し、その誤差に比例したモ均直流電圧を発
生する。この誤差電圧はループフィルタ2を通ってVC
O3の制御端子に加えられ、入力信号とVCO3の発振
周波数差ならびに位相差を低減する方向にVCO3の周
波数を変化させる。
に位相とVCO3の発振周波数ならびに位相とを位相比
較器1で比較し、その誤差に比例したモ均直流電圧を発
生する。この誤差電圧はループフィルタ2を通ってVC
O3の制御端子に加えられ、入力信号とVCO3の発振
周波数差ならびに位相差を低減する方向にVCO3の周
波数を変化させる。
第5図に示すループフィルタは、第6図のゲインの周波
数特性から明らかなように、DCゲインは無限大である
。即ち、位相比較器lからの出力である2;差信号か低
域にずれると、ループフィルタ2の出力電圧は大きくな
る。
数特性から明らかなように、DCゲインは無限大である
。即ち、位相比較器lからの出力である2;差信号か低
域にずれると、ループフィルタ2の出力電圧は大きくな
る。
[発明か解決しようとする問題点]
L記のような従来のPLL回路におけるフィルタては、
DCゲインが高いために、オフセット調整であるvCO
の中心周波数に相当する電圧を調整する場合、少しでも
オフセットかずれて位相比較器からの誤差信号か低域に
なると、VCOの入力電圧が大きくなってPLLか不安
定になりやすいという聞届がありだ。特にvCOのゲイ
ンか高い場合にはこの現象か顕著に現われる。
DCゲインが高いために、オフセット調整であるvCO
の中心周波数に相当する電圧を調整する場合、少しでも
オフセットかずれて位相比較器からの誤差信号か低域に
なると、VCOの入力電圧が大きくなってPLLか不安
定になりやすいという聞届がありだ。特にvCOのゲイ
ンか高い場合にはこの現象か顕著に現われる。
この発明はかかる従来の問題点を解決するためになされ
たものて、VCOの中心周波数に相当する電圧を調整す
る、いわゆるオフセット調整をすることによって、PL
L回路が不安定になることのないようなフィルタを備え
たPLL回路を提供することを目的とする。
たものて、VCOの中心周波数に相当する電圧を調整す
る、いわゆるオフセット調整をすることによって、PL
L回路が不安定になることのないようなフィルタを備え
たPLL回路を提供することを目的とする。
[問題点を解決するための手段]
上記の目的を達成するためにこの発明は、演算増幅器に
並列に抵抗とコンデンサを接続したフィルタを有するP
LL回路てあって、前記フィルタに並列に抵抗を接続し
てDCゲインを下げるように構成したものである。
並列に抵抗とコンデンサを接続したフィルタを有するP
LL回路てあって、前記フィルタに並列に抵抗を接続し
てDCゲインを下げるように構成したものである。
[作用]
上記の構成によって、フィルタのDCゲインの低下によ
りvCOの入力電圧は過大になることはなく、安定した
PLL回路か得られる。
りvCOの入力電圧は過大になることはなく、安定した
PLL回路か得られる。
[実施例]
第1図はこの発i1の一実施例であるPLL回路のルー
プフィルタの回路11114てあり、第2図は第1図の
ループフィルタのゲイン特性を示す図、第3図は第1図
のフィルタなPLL回路に使用した場合のブロック図て
あり、11は位相比較器、12はループフィルタ、13
はvCOlKdは位相比較器11のゲイン、K、はVC
O13のゲイン、Sは係数である。
プフィルタの回路11114てあり、第2図は第1図の
ループフィルタのゲイン特性を示す図、第3図は第1図
のフィルタなPLL回路に使用した場合のブロック図て
あり、11は位相比較器、12はループフィルタ、13
はvCOlKdは位相比較器11のゲイン、K、はVC
O13のゲイン、Sは係数である。
第1図〜第3図において、ループフィルタ12のゲイン
特性は、第2図から明らかなようにDCゲインかR:l
/R,て押えられていることかわかる。従って、オフセ
ットかずれてもVCO13の入力電圧か大きくなること
はなく、調整か従来より厳密に行わなくても良いことか
分る。また、ループフィルタ12を第3図のような構成
のPLL回路に使用した場合の入出力の閉ループ伝達関
数は、入力を01.出力をθ。とすると次のようになる
。
特性は、第2図から明らかなようにDCゲインかR:l
/R,て押えられていることかわかる。従って、オフセ
ットかずれてもVCO13の入力電圧か大きくなること
はなく、調整か従来より厳密に行わなくても良いことか
分る。また、ループフィルタ12を第3図のような構成
のPLL回路に使用した場合の入出力の閉ループ伝達関
数は、入力を01.出力をθ。とすると次のようになる
。
0、.10.=ωn”(1+5cR2)/S2÷2ζω
、S+ωn′ω。・Vエヲητ椙FL丁 (= I+に’CR2/ 2J7)ITUロイ〕ω。て
必要帯域か決まり、ζ=0.5に設定することにより安
定なPLL回路が得られる。
、S+ωn′ω。・Vエヲητ椙FL丁 (= I+に’CR2/ 2J7)ITUロイ〕ω。て
必要帯域か決まり、ζ=0.5に設定することにより安
定なPLL回路が得られる。
[発明の効果]
以−)二説明したように、この発明のPLL回路におけ
るフィルタはフィルタに並列に抵抗を接続してDCゲイ
ンを下げることにより、オフセット調整か容易になり、
安定なPLL回路か得られる。
るフィルタはフィルタに並列に抵抗を接続してDCゲイ
ンを下げることにより、オフセット調整か容易になり、
安定なPLL回路か得られる。
第1図はこの発明の一実施例であるPLL回路のループ
フィルタの回路図てあり、第2図は第1図のループフィ
ルタのゲイン特性を示す図、第3図は第1図のフィルタ
なPLL回路に使用した場合のフロック図、第4図は従
来のPLL回路の構成を示すフロック図、第5図は第4
図におけるループフィルタの具体的構成を示す回路図、
第6図は第5図のループフィルタの周波数特性を示す図
である。 図中。 1.1m位相比較器 2.12:ループフィルタ 3.13:Vc。 4:オベアンフ。 代理人 ブr理十 m 北 嵩 晴 第1図 ClR2+R夛 CR2 第2図 第3図 第4図 第5図 第6図
フィルタの回路図てあり、第2図は第1図のループフィ
ルタのゲイン特性を示す図、第3図は第1図のフィルタ
なPLL回路に使用した場合のフロック図、第4図は従
来のPLL回路の構成を示すフロック図、第5図は第4
図におけるループフィルタの具体的構成を示す回路図、
第6図は第5図のループフィルタの周波数特性を示す図
である。 図中。 1.1m位相比較器 2.12:ループフィルタ 3.13:Vc。 4:オベアンフ。 代理人 ブr理十 m 北 嵩 晴 第1図 ClR2+R夛 CR2 第2図 第3図 第4図 第5図 第6図
Claims (1)
- 演算増幅器に並列に抵抗とコンデンサを接続したフィル
タを有するPLL回路において、前記フィルタに並列に
抵抗を接続してDCゲインを下げたことを特徴とするP
LL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62300027A JPH01143417A (ja) | 1987-11-30 | 1987-11-30 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62300027A JPH01143417A (ja) | 1987-11-30 | 1987-11-30 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01143417A true JPH01143417A (ja) | 1989-06-06 |
Family
ID=17879824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62300027A Pending JPH01143417A (ja) | 1987-11-30 | 1987-11-30 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01143417A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
US9400007B2 (en) | 2012-05-31 | 2016-07-26 | Airbus Operations Limited | Injectable nut cap |
-
1987
- 1987-11-30 JP JP62300027A patent/JPH01143417A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
US9400007B2 (en) | 2012-05-31 | 2016-07-26 | Airbus Operations Limited | Injectable nut cap |
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