JPH01142961A - Ｄｍａ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、メモリ装置との間で全語幅のＤＭＡ　（ダ
イレクトメモリアクセス）バスを介してＤＭＡ転送を行
なうＤ　Ｍ　Ａ　１ｉｌＪ　１１１回路に係り、特に全
語境界または半開境界のいずれにも一致しないバイト境
界からの２バイト書込みを行なう場合に好適なりＭＡ転
送制御方式に関】る。

（従来の技術） 一般に、メモリ装置に対し３２ビット（全語）幅のＤＭ
Ａバスを介して４バイト以下のデータ長のＤＭＡ転送を
行なう場合、ＤＭＡバス上の転送データ（ライトデータ
）の状態は、メモリアドレスの下位２ビットおよびデー
タ長によって、第２図のようにケース１〜ケース１０の
１０通り（斜線部は転送データを示す）に分類される。

ケース１、ケース５．ケース８．ケース１０のデータ転
送は１バイトライトを示すファンクションコードＢＷを
用いて行なわれ、ケース４のデータ転送は全語ライト（
フルワードライト）を示すファンクションコードＦＷを
用いて行なわれる。また、ケース４．ケース７、ケース
９．ケース１０のデータ転送は全品境界までの（ｆａ大
４バイトの）ライト（第１スペシヤルライト）を示すフ
ァンクションコードＳＷ１を用いて行なわれ、ケース１
゜ケース２．ケース３．ケース４のデータ転送は全語境
界からのく最大４バイトの）ライト（第２スペシヤルラ
イト）を示すファンクションコードＳＷ２を用いて行な
われる。上記のファンクションコードは、Ｄ　Ｍ　Ａ　
ＩＩ　１１１回路によってデータ転送毎に発生され、メ
モリコントローラに供給されるものである。なお、ＢＷ
、ＦＷ、ＳＷｌ、ＳＷ２の少なくとも２つが利用可能な
データ転送（データ転送モード）では、そのうちの１つ
だけが発生される。

さて従来は、第２図のケース６のように全語境界でも半
語境界でもないバイト境界からの２バイト転送（２バイ
トライト）については、対応するファンクションコード
が用意されていない。そこで従来は、ケース２の２バイ
ト転送を実現するのに、ケース５とケース８の１バイト
ライトによるＤＭＡ転送を１回ずつ独立に起動する方式
を適用していた。

（発明が解決しようとする問題点） 上記したように従来は、全語境界または半語境界のいず
れにも一致しないバイト境界からの２バイトデータ書込
みのためのＤＭＡ転送を行なうには、１バイトライトに
よるＤＭＡ転送を２回独立に起動しなければならず、し
たがって制御プログラムのオーバヘッドが大ぎく、実行
転送速度が低下するという問題があった。

この発明は上記事情に鑑みてなされたものでその目的は
、全語境界または半語境界のいずれにも一致しないバイ
ト境界からの２バイトデータ書込みに必要な２回の１バ
イトデータ転送が、１回のＤＭＡ起動で連続して行なえ
、もって転送速度の高速化が図れるＤ　Ｍ　Ａ　ＩＩＩ
　ｍ回路を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明は、ＤＭＡ転送に際し、対応転送モードが、１
バイトのデータ転送を行なう第１転送モード、全語のデ
ータ転送を行なう第２転送モード、全語境界からのデー
タ転送を行なう第３転送モード、全語境界までのデータ
転送を行なう第４転送モードのいずれでもない第５転送
モード、即ち全語境界または半語境界のいずれにも一致
しないバイト境界からの２バイト転送のための第５転送
モードであることを検出する転送モード検出手段と、こ
の転送モード検出手段によって第５転送モードが検出さ
れた場合には第１転送モードに対応するファンクション
コードを発生するフン７ンクシヨンコード発生手段と、
ＤＭＡ転送要求のためにバスリクエスト信号を出力する
フリップフロップを、上記第５転送モード以外の転送モ
ードではメモリ装置からの応答信号を受けることにより
無条件でリセットし、第５転送モードでは上記応答信号
を２回続けて受けることによりフリップフロップをリセ
ットするクリア制御手段と、第５転送モードでは上記メ
モリ装置からの１回目の応答信号に応じてメモリアドレ
スの下位２ビットを“０１”から“１０”に更新するア
ドレス更新手段ととを設けたことを特徴とする。

（作用） 上記の構成によれば、第５転送モードでは、第１転送モ
ード用のファンクションコードが生成され、且つバスリ
クエスト信号出力用フリップフロップは２回目の応答が
返るまでセット状態を保つので、１バイトデータ転送が
２回連続して行なわれ、しかも２回目の１バイトデータ
転送ではメモリアドレスの下位２ビットが“０１″から
“１０′′に更新されるので、全語境界または半語境界
のいずれにも一致しないバイト境界からの２バイトデー
タ書込みのためのデータ転送を１回のＤＭＡ起動で行な
うことかできる。

（実施例） 第１図はこの発明の一実施例に係るＤＭＡ制御回路のブ
ロック構成を示す。同図において、１１は図示せぬメモ
リ装置との間のＤＭＡ転送の対象となるメモリスタート
アドレス、メモリエンドアドレスおよび転送サイズ（転
送データ長）をもとに、３２ビット（全語）幅の（デー
タバスを持つ）ＤＭＡバス（図示せず）を用いた次のデ
ータ転送の転送モードが、１バイトのデータ転送を行な
う第１転送モード、全語のデータ転送を行なう第２転送
モード、全語境界からのデータ転送を行なう第３転送モ
ード、全語境界までのデータ転送を行なう第４転送モー
ド、および全語境界または半語境界のいずれにも一致し
ないバイト境界からの２バイト転送を行なうための第５
転送モードのいずれであるかを検出する転送モード検出
回路、１２は転送モード検出回路１１の検出結果に応じ
て対応するファンクションコードを発生するファンクシ
ョンコードジェネレータ（以下、ＦＣＧと称する）であ
る。Ｆ　ＣＧ　１２は、転送モード検出回路１１からの
第１転送モード検出信号Ｓ１に応じてファンクションコ
ードＢＷを、第２転送モード検出信号Ｓ２に応じてファ
ンクションコードＦＷを、第３転送モード検出信１８３
に応じてファンクションコードＳＷ２を、第４転送モー
ド検出信＠Ｓ４に応じてファンクションコードＳＷ１を
、そして第５転送モード検出信すＳ５に応じてファンク
ションコードＢＷを、それぞれ発生するようになってい
る。なお、転送モード検出回路１１は、第１乃至第４転
送モードのうちの複数モードに該当するデータ転送の場
合には、その１つを選択して対応する転送モード検出信
号を出力する。

１３は図示せぬメモリ装置に対するメモリアドレスを保
持するアドレスレジスタ（ＡＤＨ）、１４は転送データ
（メモリ装置への纏込みデータ）を保持する３２ビット
のデータレジスタ（ＤＡＴＡ）である。１５はＤＭＡバ
ス使用のためのバスリクエスト信号ＲＥＱを（ＤＭＡバ
スを介して図示せぬバスアービタに）出力するバスリク
エストフリップフロップ（以下、バス要求Ｆ／Ｆと称す
る）、１６は図示せぬメモリ装置（のメモリコントロー
ラ）からのアクセス完了を示す応答信号Ｒ８Ｐおよび転
送モード検出回路１１か、らの第５転送モード検出信＠
Ｓ５に応じてバス要求Ｆ　／　Ｆ　１５をリセットする
クリア制御回路、１７は下位アドレス生成回路である。

下位アドレス生成回路１１は、上記応答信号Ｒ８Ｐおよ
び第５転送モード検出信号Ｓ５に応じてメモリアドレス
の下位２ビット°゛１０ｎを生成するようになっている
。

次に、第１図の構成の動作を説明する。まず、図示せぬ
ＣＰＵからの（制御プログラム実行に従う）ＤＭＡ起動
によって、メモリスタートアドレス、メモリエンドアド
レスおよび転送サイズから成り第２図のケース６のデー
タ転送を示す転送条件情報が設定され、同情報が転送モ
ード検出回路１１に供給されたものとする。またデータ
レジスタ１４には、メモリ装置に転送すべき（書込むべ
き）データが第２図のケース６の状態で保持され、アド
レスレジスタ１３には２バイトのデータの先頭バイトの
メモリアドレス（メモリスタートアドレス）が保持され
たものとする。更に上記のＤＭＡ起動によりバス要求Ｆ
／Ｆ１５がセットされ、同Ｆ／Ｆ１５からＤＭＡバスの
所定ラインにバスリクエスト信号ＲＥＱが出力されたも
のとする。

転送モード検出回路１１は上記の転送条件情報を受ける
と、次の転送モードが、全語境界でも半語境界でもない
バイト境界からの２バイトデータ転送のための第５転送
モードであることを検出する。この場合、転送モード検
出回路１１からはアクティブな第５転送モード検出信号
Ｓ５が出力される。この信号Ｓ５はＦ　ＣＧ　１２、ク
リアＩＩＪ１１１回路１Ｇおよび下位アドレス生成回路
１７に供給される。

さて、第１図のＤ　Ｍ　Ａ　ｉｌｌ　ｉ１１回路のバス
要求Ｆ　／　Ｆ　１５からのバスリクエスト信号ＲＥＱ
は図示せぬバスアービタに転送される。バスアーとりは
、第１図のＤ　Ｍ　Ａ　ｌｌ１１御回路がＤＭＡバス使
用可であれば、上記バスリクエスト信号ＲＥＱに対する
確認信号を返す。一方、ＦＣＧ１２は、転送モード検出
回路１１からの第５転送モード検出信号Ｓ５を受けると
、転送モード検出回路１１から第１転送モード検出信＠
Ｓ１を受けた場合と同様に、１バイトデータ転送（１バ
イトライト）を要求するファンクションコードＢＷを発
生する。このファンクションコードＢＷは、上記バスア
ービタから確認信ｑが返された場合には、アドレスレジ
スタ１３に保持されているメモリアドレス（ここでは下
位２ビットが“０１”であるアドレス）およびデータレ
ジスタ１４の保持データ（１込みデータ）と共に、バス
サイクルに同期してＤＭＡバスの対応ラインに出力され
、メモリ装置のメモリコントローラに導かれる。これに
より、メモリコントローラは、アドレスレジスタ１３か
らのメモリアドレスの指定するバイト境界からの１バイ
トアクセス（１バイトライト）を行なう。この結果、書
込み（転送）対象２バイトデータのうちの先頭バイトの
書込みが行なわれる。メモリコントローラは上記のアク
セスを行なうと第１図のＤ　Ｍ　Ａ　ＩＩＩ御回路に応
答信号Ｒ８Ｐを返す。

メモリコントローラからの応答信ＭＲ８Ｐはクリア制ｗ
Ｊ口路１６および下位アドレス生成回路１７に供給され
る。クリア制御回路１６は、この実施例のように転送モ
ード検出回路１１からアクティブな第５転送モード検出
信号Ｓ５が供給されている期間に、メモリコントローラ
からの１回目の応答信＠Ｒ８Ｐを受取った場合に限り、
バス要求「／Ｆ１５に対するリセット動作を控える。こ
れにより、バス要求Ｆ／Ｆ１５からはバスリクエスト信
すＲＥＱが継続して出力される。したがってＤＭＡバス
使用可であれば、次のデータ転送が可能となる。一方、
下位アドレス生成回路１７は、転送モード検出回路１１
からアクティブな第５転送モード検出信号Ｓ５が供給さ
れている期間に、メモリコントローラからの１回目の応
答信号Ｒ８Ｐを受取った場合に限り、アドレスレジスタ
１３に保持されているメモリアドレスの下位２ビット（
ここでは“０１”）を“１０″に更新する。Ｆ　ＣＧ　
１２からは１バイトデータ転送（１バイトライト）のた
めのファンクションコードＢＷが継続して出力されてお
り、データレジスタ１４には第２図のケース６に示され
るデータが継続して保持されている。このため、次のバ
スサイクルでは、更新されたメモリアドレスの指定する
バイト境界からの１バイトアクセス（１バイトライト）
が行なわれ、２バイトデータのうちの最終バイトの書込
みが行なわれる。この門込みが行なわれ、メモリコント
ローラから２回目の応答信号Ｒ８Ｐが返されると、（転
送モード検出回路１１からアクティブな第５転送モード
検出信号Ｓ５を受けている）クリア制御回路１６はバス
要求Ｆ　／　Ｆ　１５をリセットする。

［発明の効果］ 以上詳述したようにこの発明によれば、全語境界または
半語境界のいずれにも一致しないバイト境界からの２バ
イトデータ書込みのためのデータ転送モードでは、１バ
イトライトのためのファンクションコードを出力し、バ
スリクエスト出力用のフリップフロップをメモリＨｅか
らの１回目の応答信号でリセットさせず、且つ１回目の
応答信号を受けた際にメモリアドレスの下位２ビットを
“０１″から“１０″に更新するようにしたので、上記
の２バイトデータ書込みに必要な２回の１バイトデータ
転送が１０のＤＭＡ起動で連続して行なえ、転送速度の
ａ３！化を図ることができる。

また、ＤＭＡ起動のための１ＩＩＩＩＩプログラムを２
同突行しなくてよいので、ＣＰＵの負荷が軽減できる。

【図面の簡単な説明】 第１図はこの発明の一実施例に係るＤ　Ｍ　Ａ　Ｉｌｌ
　Ｉｎ回路のブロック構成図、第２図はＤＭＡバス上の
転送データ（ライトデータ）の状態を分類して示す図で
ある。 １１・・・転送モード検出回路、１２・・・ファンクシ
ョン」−ドジエネレータ（ＦＣＧ）、１３・・・アドレ
スレジスタ（ＡＤＲ）、１４・・・データレジスタ（Ｄ
ＡＴＡ）、１５・・・バスリクエストフリップフロップ
（バス要求Ｆ／Ｆ）、１６・・・クリア制御回路、１７
・・・下位アドレス生成回路。 出願人代理人　弁理士　鈴江武彦 第１図

Claims (1)

1. 【特許請求の範囲】 全語幅のＤＭＡバスを介して行なうメモリ装置へのＤＭ
   Ａ転送に際し、１バイトのデータ書込みのための第１転
   送モード、全語のデータ書込みのための第２転送モード
   、全語境界からのデータ書込みのための第３転送モード
   、および全語境界までのデータ書込みのための第４転送
   モードのいずれによるデータ転送を行なうかを示すファ
   ンクションコードを発生し、このファンクションコード
   をメモリアドレスと共にメモリ装置に送出することによ
   りＤＭＡ転送制御を行なうＤＭＡ制御回路において、 上記ＤＭＡ転送に際し、該当転送モードが全語境界また
   は半語境界のいずれにも一致しないバイト境界からの２
   バイト書込みのための第５転送モードであることを検出
   する転送モード検出手段と、この転送モード検出手段に
   よる第５転送モード検出結果に応じて上記第１転送モー
   ドに対応するファンクションコードを発生するファンク
   ションコード発生手段と、ＤＭＡ転送のためのバスリク
   エスト信号を出力するフリップフロップと、上記転送モ
   ード検出手段によつて上記第５転送モードが検出された
   場合には上記メモリ装置からの応答信号を２回続けて受
   けることにより上記フリップフロップをリセットし、上
   記転送モード検出手段によって上記第５転送モードが検
   出されなかった場合には上記メモリ装置からの応答信号
   を受けることにより無条件で上記フリップフロップをリ
   セットするクリア制御手段と、上記転送モード検出手段
   によって上記第５転送モードが検出された場合には、上
   記メモリ装置からの１回目の応答信号に応じてメモリア
   ドレスの下位２ビットを“０１”から“１０”に更新す
   るアドレス更新手段とを具備することを特徴とするＤＭ
   Ａ制御回路。