JPH01142846A - Cache memory control system for information processor - Google Patents
Cache memory control system for information processorInfo
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
り呈ユ！立夏
本発明は、情報処理装置のキャッシュメモリ制御方式に
関する。[Detailed Description of the Invention] Representation! TECHNICAL FIELD The present invention relates to a cache memory control method for an information processing device.
従来の技術
従来、第２図を伴って次に述べる情報処理装置が提案さ
れている。2. Description of the Related Art Conventionally, an information processing apparatus described below with reference to FIG. 2 has been proposed.
づなわち、複数例えば２個の電子削算槻Ｕ１及びＵ２と
、それら電子計算ｍｕｉ及びＵ２に対して共通な、例え
ば主記憶装置１１、タイマ１２、入出力制御装置１３な
どからなる外部情報源Ｓとを有する。That is, a plurality of, for example, two electronic calculators U1 and U2, and an external information source common to these electronic calculators mui and U2, such as a main storage device 11, a timer 12, an input/output control device 13, etc. It has S.
電子計Ｃ’［ｔ！ＩＬＪ１及びＵ２のそれぞれは、命令
実行部２と内部キャッシュメモリＣＡとを右するプロセ
ッサ１と、そのプロセッサ１に対して外付に設けられた
外部キャッシュメモリＣＩ３とを有する。Electronic meter C'[t! Each of ILJ1 and U2 includes a processor 1 that includes an instruction execution unit 2 and an internal cache memory CA, and an external cache memory CI3 provided externally to the processor 1.
また、プロセッサ１の内部キャッシュメモリＣＡは、外
部情報源Ｓからの外部情報を格納する情報格納部３Ａと
、その情報格納部３Ａからの外部情報と外部情報源Ｓか
らの外部情報とを選択的に命令実行部２に出ツノさせる
セレクタ４Ａと、情報格納部３Ａ及びセレクタ４Δに対
する制御部５Ａとを有する。The internal cache memory CA of the processor 1 also has an information storage section 3A that stores external information from an external information source S, and selectively stores external information from the information storage section 3A and external information from the external information source S. It has a selector 4A that causes the instruction execution section 2 to output the command, and a control section 5A for the information storage section 3A and the selector 4Δ.
この場合、制御部５Ａは、命令実行部２からのアドレス
情報と、命令実行ｒＡ２からの格納指示情報とにもとず
き、情報格納部３Ａ及びセレクタ４Ａを、外部情報源Ｓ
からの外部情報が情報格納部３Ａに格納され、また、情
報格納部３Ａに格納される外部情報源Ｓからの外部情報
が情報格納部３Ａ及びセレクタ４Ａを通じて命令実行部
２に出力されまたは情報格納部３Ａに格納されている外
部情報がその情報格納部３Δからセレクタ４Ａを通じて
命令実行部２に出力されるように、制御するとともに、
外部情報が情報格納部３Ａに格納されずにセレクタ４Ａ
を通じて命令実行部２に出力されるように、ｆｌｉｌＪ
御する。In this case, the control unit 5A selects the information storage unit 3A and the selector 4A based on the address information from the instruction execution unit 2 and the storage instruction information from the instruction execution unit rA2.
External information from the external information source S is stored in the information storage section 3A, and external information from the external information source S stored in the information storage section 3A is output to the instruction execution section 2 through the information storage section 3A and the selector 4A. Controls so that the external information stored in the section 3A is output from the information storage section 3Δ to the instruction execution section 2 through the selector 4A,
External information is not stored in the information storage unit 3A and the selector 4A
flilJ so that it is output to the instruction execution unit 2 through
control
また、外部キャッシュメモリＣＢは、内部キャッシュメ
モリＣＡの情報格納部３Ａと同様の情報格納部３Ｂ及び
セレクタ４Ｂと、プロセッサ１の命令実行部２からのア
ドレス情報にもとずぎ上述した命令実行部２からの格納
指示情報と同様の格納指示情報を生成する格納指示情報
生成部６Ｂと、情報格納部３Ｂ及びセレクタ４Ｂに対す
る制御部５Ｂとを有する。The external cache memory CB also includes an information storage section 3B similar to the information storage section 3A of the internal cache memory CA, a selector 4B, and an instruction execution section described above based on the address information from the instruction execution section 2 of the processor 1. 2, and a control section 5B for the information storage section 3B and selector 4B.
この場合、制御部５Ｂは、プロセッサ１の命令実行部２
からのアドレス情報と、プロセッサ１の命令実行部２か
らの格納指示情報とにもとずぎ、情報格納部３Ｂ及びセ
レクタ４Ｂを、外部情報源Ｓからの外部情報が情報格納
部３Ｂに格納され、また、情報格納部３Ｂに格納される
外部情報源Ｓからの外部情報が情報格納部３Ｂ及びセレ
クタ４Ｂを通じてブロセツ１す１の命令実行部２に出力
されまたは情報格納部３Ｂに格納されている外部情報が
その情報格納部３Ｂからセレクタ４Ｂを通じてプロセッ
サ１の命令実行部２に出力されるように、制御するとと
もに、外部情報が情報格納部３Ｂに格納されずにセレク
タ４Ｂを通じてプロセッサ１の命令実行部２に出力され
るように、制御する。In this case, the control unit 5B controls the instruction execution unit 2 of the processor 1.
Based on the address information from the external information source S and the storage instruction information from the instruction execution unit 2 of the processor 1, the information storage unit 3B and the selector 4B are configured so that the external information from the external information source S is stored in the information storage unit 3B. Also, external information from an external information source S stored in the information storage section 3B is output to the instruction execution section 2 of the processor 1-1 through the information storage section 3B and the selector 4B, or is stored in the information storage section 3B. Control is performed so that the external information is output from the information storage section 3B to the instruction execution section 2 of the processor 1 through the selector 4B, and the instruction execution of the processor 1 is performed through the selector 4B without the external information being stored in the information storage section 3B. control so that the output signal is output to section 2.
しかして、例えば電子計算機Ｕ１のプロセッサ１の命令
実行部２が、外部情報源Ｓのあるアドレス（これをＡと
する）（主記憶装置１１、タイマ１２、入出力制ｔＩｌ
装買１３など自体も、アドレスを右するものとする）に
おけるある情報（これを外部情報ｘＡとする）を要求す
る場合、内部キャッシュメモリＣ△の制御部５Ａが、命
令実行部２からの、アドレスＡを表しているアドレス情
報ＡＡと格納指示情報Ｂとを受けることによって、その
制御部５Ａが、情報格納部３Ａ及びセレクタ４Ａを、も
し、情報格納部３Ａに、外部情報ＸＡが予め格納されて
いれば、その外部情報ＸＡが情報格納部３Ａから、セレ
クタ４Ａを通じて、命令実行部２に出力されるように、
制御する。For example, the instruction execution unit 2 of the processor 1 of the computer U1 receives an address (this is designated as A) at an external information source S (the main memory 11, the timer 12, the input/output controller tIl)
When requesting certain information (this is assumed to be external information xA) in the device 13 itself (assuming that the address is also the same), the control unit 5A of the internal cache memory C△ requests the By receiving the address information AA representing the address A and the storage instruction information B, the control section 5A controls the information storage section 3A and the selector 4A if the external information XA is stored in advance in the information storage section 3A. If so, the external information XA is outputted from the information storage section 3A to the instruction execution section 2 through the selector 4A.
Control.
しかしながら、情報格納部３Ａに外部情報Ｘ八が格納さ
れていなければ、外部キ１／ツシュメモリＣＯが、プロ
セッサ１の命令実行部２からのアドレス情報ＡＡを、プ
ロセッサ１の内部キャッシュメモリＣ△の制御部５Ａを
通じて受け、そのアドレス情報ＸＡにもとずぎ、格納指
示情報生成部６Ｂが、命令実行部２からの格納指示ｆｉ
７１１ｆｉ Ｂと同様の格納１打示情報８′を生成し、
そして、その格納指示情報Ｂ′とプロセッサ１からのア
ドレス情報ｘＡとを制御部５Ｂが受けることによって、
その＄制御部５Ｂが、情報格納部３Ｂ及びセレクタ４Ｂ
を、もし、情報格納部３Ｂに、外部情報ＸＡが格納され
ていれば、その外部情報ＸＡが情報格納部３Ｂから、セ
レクタ４Ｂを通じ、次でプロセッサ７の内部キャッシュ
メモリＣＡの情報格納部３Ａ及びセレクタ４Δを通じて
命令実行部２に出力されるように、制御する。However, if the external information Based on the address information XA received through the instruction execution section 5A, the storage instruction information generation section 6B generates the storage instruction fi from the instruction execution section 2.
711fi B generates stored 1 stroke information 8',
Then, when the control unit 5B receives the storage instruction information B' and the address information xA from the processor 1,
The $ control unit 5B controls the information storage unit 3B and the selector 4B.
If external information XA is stored in the information storage section 3B, the external information XA is transferred from the information storage section 3B to the information storage section 3A and the internal cache memory CA of the processor 7 through the selector 4B. It is controlled so that it is output to the instruction execution unit 2 through the selector 4Δ.
しかしながら、プロセッサ１の内部キＡ？ン７ユメモリ
ＣＡの情報格納部３Ａにも、また外部キャッシュメモリ
ＣＢの情報格納部３Ｂにも、外δＩＩ情報ＸＡが格納さ
れていなければ、外部情報源Ｓが、プロセッサ１の命令
実行部２からのアドレス情報Ａｘを、プロセッサ１の内
部キ１１ッシュメモリＣＡの制御部５Ａ１外部キャッシ
ュメモリＣＢの制御部５Ｂ及びアドレスバス８を通じて
受け、これに応じて、外部情報源Ｓからの外部情報ＸＡ
が、データバス９に出力され、そして、その外部情報Ｘ
八が、■外部キ１１ツシュメモリＣＢの情報格納？！Ａ
３Ｂ及びセレクタ４Ｂを通じて、プロセッサ１の内部キ
ャッシュメモリＣΔの情報格納部３Ａに格納され、また
、その情報格納部３Ａから、セレクタ４Ａを通じて、命
令実行部２に出力されるか、■外部キＶツシュメモリＣ
Ｂの情報格納部３Ｂに格納され、また、その情報格納部
３Ｂから、セレクタ４Ｂを通じ、次でプロセッサ１の内
部キャッシュメモリＣ△の情報格納部３八及びセレクタ
４Ａを通じて、命令実行部２に出力されるように、υ制
御する。However, the internal key A of processor 1? If external δII information XA is not stored in the information storage unit 3A of external memory CA or the information storage unit 3B of external cache memory CB, external information source S The address information Ax from the external information source S is received through the controller 5A of the internal cache memory CA of the processor 1, the controller 5B of the external cache memory CB, and the address bus 8.
is output to the data bus 9, and the external information
8. ■ Information storage of external key 11 memory CB? ! A
3B and the selector 4B, the information is stored in the information storage section 3A of the internal cache memory CΔ of the processor 1, and is output from the information storage section 3A to the instruction execution section 2 through the selector 4A, or C
It is stored in the information storage section 3B of the processor 1, and is output from the information storage section 3B to the instruction execution section 2 through the selector 4B, and then through the information storage section 38 of the internal cache memory C of the processor 1 and the selector 4A. control υ so that
以上が、従来提案されている情報処理￥Ａ置の構成であ
る。The above is the configuration of the information processing unit that has been proposed so far.
このような構成を有する情報処理装置によれば、電子計
１１ＬＪ１及びＵ２のそれぞれにおいて、そのプロセッ
サ１の命令実行部２が要求する外部情報源Ｓにおける外
部情報ＸＡが、プロセッサ１の内部キャッシュメモリＣ
Ａの情報格納部３Ａまたは外部キャッシュメモリＣＢの
情報格納部３Ｂのいずれかに格納されていれば、プロセ
ッサ１の命令実行部２が、外部情報源Ｓに、上述したよ
うにアクセスしなくてもすむので、プロセッナ１におけ
る外部情報ＸＡを用いた情報処理を、プロセッサ１の命
令実行部２が外部情報源Ｓにアクセスする場合に比し高
速で実行させることができる。According to the information processing device having such a configuration, in each of the electronic meters 11LJ1 and U2, the external information XA in the external information source S requested by the instruction execution unit 2 of the processor 1 is stored in the internal cache memory C of the processor 1.
If the information is stored in either the information storage section 3A of A or the information storage section 3B of external cache memory CB, the instruction execution section 2 of the processor 1 does not have to access the external information source S as described above. Therefore, information processing using the external information XA in the processor 1 can be executed at a higher speed than when the instruction execution unit 2 of the processor 1 accesses the external information source S.
なお、このような情報処理装置においては、いま、例え
ば電子計算機Ｕ１のプロセッサ１の内部キャッシュメモ
リＣＡの情報格納部３Ａ。In addition, in such an information processing apparatus, for example, the information storage section 3A of the internal cache memory CA of the processor 1 of the electronic computer U1.
または外部キせツシュメモリＣＢの情報格納部３Ｂに、
外部情報源ＳにおけるアドレスΔの外部情報ＸＡが格納
されている状態において、外部情報源Ｓにおけるアドレ
スへの外部情報ＸＡが、電子計３ＦｊｓＵ２からの情報
などによって、外部情報ＸＡとは異なる新たな内容を有
するアドレスＡの外部情報ＹＡに変化した場合は、電子
計算機Ｕ１のプロセッサ１の内部キャッシュメモリＣＡ
の情報格納部３Ａ、または外部キャッシュメモリＣＢの
情報格納部３Ｂに格納されている外部情報ＸＡを、無効
化し、次で、プロセッサ１の内部キャッシュメモリＣＡ
の情報格納部３Ａ、または外部キャッシュメモリＣＢの
情報格納部３Ｂに、新たな内容を有する外部ｆｉ’ｉ報
ＹＡを格納し直す必要がある。Or in the information storage section 3B of the external password memory CB,
In a state where the external information XA of the address Δ in the external information source S is stored, the external information XA to the address in the external information source S has new content different from the external information XA due to information from the electronic total 3FjsU2, etc. , the internal cache memory CA of the processor 1 of the computer U1
The external information XA stored in the information storage section 3A of the processor 1 or the information storage section 3B of the external cache memory CB is invalidated, and then the internal cache memory CA of the processor 1 is invalidated.
It is necessary to re-store the external fi'i information YA having new contents into the information storage section 3A of the external cache memory CB or the information storage section 3B of the external cache memory CB.
このため、従来、上述した情報処理装置において、電子
ｈｌ算機Ｕ１またはＵ２のプロセッサ１の内部キせツシ
ュメモリＣＡの情報格納部３△、または外部キャッシュ
メモリＣＢの情報格納部３Ｂに格納している外部情報に
対応している外部情報源Ｓにおける外部情報の全てまた
は一部（以下、これを、鈴１１１のため、上述した外部
情報ｘＡとする）が、新たな内容を有する外部情報（以
下、これを、同様に簡単のため、上述した外部情報ＹＡ
とする）に変化したことにもとずき、少なくともその新
たな内容を有する外部情報ＹＡを、プロセッサ１の内部
キトツシュメモリＯＡの情報格納部３Ａ、または外部キ
ャッシュメモリＣＢの情報格納部３Ｂに格納するのに先
立ち、プロセッサ１の内部キャッシュメモリＣ△の情報
格納部３Ａ１または外部キャッシュメモリＣＢの情報格
納部３Ｂを、それに格納している外部情報の、少なくと
も新たな内容に変化した内容を有する外部情報ＹＡに対
応している外部情報Ｘ、につぃて、それが無効化するよ
うに、制御する、という情報処理装置のキャッシュメモ
リ制御方式が提案されている。For this reason, conventionally, in the above-mentioned information processing apparatus, information is stored in the information storage section 3Δ of the internal cache memory CA of the processor 1 of the electronic HL computer U1 or U2, or in the information storage section 3B of the external cache memory CB. All or part of the external information in the external information source S corresponding to the external information (hereinafter, this will be referred to as the above-mentioned external information xA for Suzu 111) is external information with new content (hereinafter, Similarly, for simplicity, the external information YA mentioned above
), at least the external information YA having the new content is stored in the information storage section 3A of the internal kitotsch memory OA of the processor 1 or the information storage section 3B of the external cache memory CB. Prior to the process, the information storage unit 3A1 of the internal cache memory CΔ of the processor 1 or the information storage unit 3B of the external cache memory CB is transferred to an external device having at least new contents of the external information stored therein. A cache memory control method for an information processing device has been proposed in which external information X corresponding to information YA is controlled to be invalidated.
ところで、その従来提案されている情報処理装置のキせ
ツシュメモリ制御方式は、電極Ｕ１及びＵ２のそれぞれ
のプロセッサ１においては、その内部キャッシュメモリ
ＣＡの制御部５Ａが、命令実行部２からのアドレス情報
ＡＡと無効化指示情報りとを受けることによって、制御
部５Ａが、情報格納部３Ａを、それに新たな内容を右す
る外部情報ＹＡに対応していう外部情報Ｘ八が格納され
ている場合、少なくともその外部情報ＸＡを無効化する
ように制御する。By the way, in the conventional memory control method of the information processing device proposed in the past, in each processor 1 of the electrodes U1 and U2, the control unit 5A of the internal cache memory CA receives address information from the instruction execution unit 2. By receiving AA and the invalidation instruction information, the control unit 5A controls the information storage unit 3A to at least update the information storage unit 3A when external information X8 corresponding to the external information YA indicating new content is stored therein. The external information XA is controlled to be invalidated.
また、電子計算ａｕｉ及びＵ２のそれぞれにおける外部
キャッシュメモリＣＢにおいては、上述した情報格納部
４Ｂと、セレクタ４Ｂと、格納指示情報生成部６日と、
制御部５Ｂとを有する外、外部情報源Ｓからの外部情報
ＹＡと、プロセッサ１の命令実行部２がらの、内部キト
ッシュメモリＣＡの制御部５Ａを通じ、次で、外部キレ
ッシュメモリＣＢの制御部５Ｂを通じて得られるアドレ
ス情報ＡＡとにもとずき、プロセッサー１の命令実行部
２からの無効化指示情報りと同様の無効化指示情報Ｄ′
を生成する無効化指示情報生成部７Ｂを有し、そして、
制御部５Ｂが、プロセッサ１の命令実行部２からの内部
キャッシュメ［すＣＡの制御部５△を通じて１！７られ
るアドレス情報ＡＡと、）！！（効化指示情報生成部７
Ｂからの無効化指示情報Ｄ′とを受けることによって、
制御部５Ｂが、情報格納部３Ｂを、それに新たな内容を
有する外部情報Ｙ４に対応している外部情報ＸＡが格納
されている場合、少なくともその外部情報ＸＡを無効化
するように制御する。In addition, in the external cache memory CB in each of the electronic calculation aui and U2, the above-mentioned information storage section 4B, selector 4B, storage instruction information generation section 6,
In addition, the external information YA from the external information source S and the control unit 5A of the internal kitosh memory CA of the instruction execution unit 2 of the processor 1 are used to control the external kitosh memory CB. Based on the address information AA obtained through the section 5B, invalidation instruction information D' similar to the invalidation instruction information from the instruction execution section 2 of the processor 1 is generated.
It has an invalidation instruction information generation section 7B that generates, and
The control unit 5B receives address information AA from the internal cache memory from the instruction execution unit 2 of the processor 1 through the control unit 5Δ of the CA, and)! ! (Effectiveness instruction information generation unit 7
By receiving the invalidation instruction information D' from B,
The control unit 5B controls the information storage unit 3B to invalidate at least the external information XA when the external information XA corresponding to the external information Y4 having new contents is stored therein.
以上で、従来提案されている情報処理装置が明らかとな
ったが、上述した従来の情報処し！Ｉ！装置において、
プロセッサ１の命令実行部２が、外部情報源Ｓにおける
特定のアドレス（これをＰとする）以外に位置する外部
情報（これを、以下、簡単のため、上述した外部情報ｘ
Ａとする）を要求し、且つその外部情報ｘＡがプロセッ
サ１の内部キャッシュメモリＣＡの情報格納部３Ａ及び
外部キャッシュメモリＣ［３の情報格納部３Ｂのいずれ
にも格納されていないために、その外部情報ＸＡをプロ
セッサ１の内部キャッシュメモリＯＡの情報格納部３Ａ
に格納する場合、上述したように、プロセッサ１の内部
キ１１ッシュメモリＣ△において、その制御部５Ａが、
プロセッサ１の命令実行部２からのアドレス情報ＡＡ及
び格納指示情報Ｂを受ｔプることによって、その情報格
納部３Ａを、外部情報ｇｉＳからの外部情報ＸＡが、情
報格納部３Ａに格納され、且つプロセッサ１の命令実行
部２に出力するように制御し、また、プロセッサ１の命
令実行部２が外部情報源Ｓにおける上述した外部情報Ｘ
、を要求し、且つＩＡｔｇＩ情報ｘＡが、プロセッサ１
の内部キャッシュメモリＣＡの情報格納部３Ａに格納さ
れている場合、上述したＪ：うに、プロセッサ１におい
て、その制御部５Ａが、命令実行部２からのアドレス情
報ＡＡ及び格納指示情報Ｂを受けることによって、情報
格納部３Ａを、それから外部情報ＸＡがブロセッ！Ｊ−
１の命令実行部２に出力するように、ルリ御するが、プ
ロセッサ１が外部情報源Ｓにおける上述した特定のアド
レスＰに位置する外部情報（これを外部情報Ｘ、とする
）を要求し、ｎつその外部情報ＸＰがプロセッサ１の内
部キャッシュメモリＣＡの情報格納部３Ａ及び外部４：
１１ツシユメモリＣＢの情報格納部３Ｂのいずれにも格
納されていない場合、プロセッサ１の内部キャッシュメ
モリＣＡの制御部５Ａ、及び外部キャッシュメモリＣＢ
の制御部５Ｂがそれぞれプロセッサ１の内部キャッシュ
メモリＣＡの情報格納部３Ａ、及び外部キｔ！ツシュメ
モリＣＢの情報格納部３Ｂを、外部情報８ｓからの外部
情報Ｘ、がブロセツ１ノづの内部キャッシュメモリＣＡ
の情報格納部３Ａ及び外部キャッシュメモリＣＢの情報
格納部３Ｂのいずれにも格納されずにプロセッサ１の命
令実行部２に出力させるように、制御することが要求さ
れている。The information processing devices that have been proposed in the past have been clarified above, but the conventional information processing described above! I! In the device,
The instruction execution unit 2 of the processor 1 uses external information located at a location other than a specific address (hereinafter referred to as P) in the external information source S (hereinafter, for the sake of simplicity, this will be referred to as the above-mentioned external information
A), and the external information xA is not stored in either the information storage unit 3A of the internal cache memory CA of the processor 1 or the information storage unit 3B of the external cache memory C The external information XA is stored in the information storage section 3A of the internal cache memory OA of the processor 1.
As described above, in the internal cache memory C△ of the processor 1, the control unit 5A
By receiving the address information AA and storage instruction information B from the instruction execution unit 2 of the processor 1, the information storage unit 3A is stored in the information storage unit 3A, and the external information XA from the external information giS is stored in the information storage unit 3A. The instruction execution unit 2 of the processor 1 also outputs the external information X from the external information source S to the instruction execution unit 2 of the processor 1.
, and IAtgI information xA is processor 1
When the information is stored in the information storage section 3A of the internal cache memory CA of the processor 1, the control section 5A of the processor 1 receives the address information AA and the storage instruction information B from the instruction execution section 2. Accordingly, the information storage section 3A is transferred to the external information XA! J-
1, the processor 1 requests external information (this is referred to as external information X) located at the above-mentioned specific address P in the external information source S, The external information XP is stored in the information storage section 3A of the internal cache memory CA of the processor 1 and the external information 4:
11 If the information is not stored in any of the information storage sections 3B of the storage memory CB, the control section 5A of the internal cache memory CA of the processor 1 and the external cache memory CB
The control unit 5B of the processor 1 controls the information storage unit 3A of the internal cache memory CA of the processor 1, and the external kit t! The information storage section 3B of the storage memory CB is transferred to the internal cache memory CA in which the external information X from the external information 8s is stored in the internal cache memory CA.
It is required to control the information so that it is output to the instruction execution unit 2 of the processor 1 without being stored in either the information storage unit 3A of the external cache memory CB or the information storage unit 3B of the external cache memory CB.
このため、従来、上述した情報処理装置において、電子
計Ｃ’［ＬｌｌまたはＵ２の命令実行部２が、外部情報
源Ｓにおける上述した特定のアドレスＰに位置する外部
情報Ｘ、を要求する場合、電子計ＲＩＵ１またはＵ２の
プロセッサ１の内部キＶツシュメモリＣＡの制御部５Δ
、及び外部キャッシュメモリＣＢの制御部５Ｂが、それ
ぞれプロセッサ１の内部キャッシュメモリＣＡの情報格
納部３Ａ、及び外部キ９ツシュメモリＣ△の情報格納部
３Ｂを、外部情報×、が、プロセッサ１の内部キャッシ
ュメモリＣＡの情報格納部３Ａ、及び外部キャッシュメ
モリＣＡの情報格納部３Ｂのいずれにも格納されずに、
プロセッサ１の命令実行部２に出力するように、制御す
る情報処理装置のキャッシュメモリ制御方式が提案され
ている。For this reason, conventionally, in the above-mentioned information processing apparatus, when the instruction execution unit 2 of the electronic meter C' [Lll or U2 requests external information X located at the above-mentioned specific address P in the external information source S, Control unit 5Δ of the internal memory CA of the processor 1 of the electronic meter RIU1 or U2
, and the control unit 5B of the external cache memory CB respectively control the information storage unit 3A of the internal cache memory CA of the processor 1 and the information storage unit 3B of the external cache memory C without being stored in either the information storage section 3A of the cache memory CA or the information storage section 3B of the external cache memory CA,
A cache memory control method for an information processing device has been proposed so as to output information to the instruction execution unit 2 of the processor 1.
ところで、その情報処理装置のキャッシュメモリ制御方
式は、プロセッサ１の命令実行部２が、上述した外部情
報Ｘ、を要求する場合、プロセッサ７の内部キレッシュ
メモリＣＡにおいては、制御部５Ａが、プロセッサ１の
命令実行部２からの格納指示情報Ｂを必要に応じて外部
情報Ｘ、のアドレス情？［Ａ、とともに受けることによ
って、情報格納部３Δを、外部情報源Ｓからの外部情報
Ｘ、が情報格納部３Ａに格納されずにプロセッサ１の命
令実行部２に出力するように制御し、外部キャッシュメ
モリＣＢにおいては、制御部５Ｂが、格納指示情報生成
部６Ｂからの格納指示情報Ｂ′を必要に応じてプロセッ
サ１の命令実行部２からのアドレス情報Ａ、とともに受
けることによって、情報格納部３Ｂを、外部情報源Ｓか
らの外部情報Ｘ、が情報格納部３Ｂに格納されずにプロ
セッサ１の命令実行部２に出力するように、制御する。By the way, in the cache memory control method of the information processing device, when the instruction execution unit 2 of the processor 1 requests the above-mentioned external information X, the control unit 5A in the internal cache memory CA of the processor 7 Store instruction information B from the instruction execution unit 2 of the instruction execution unit 1 is stored as required, and the address information of the external information X? [A], the information storage unit 3Δ is controlled so that the external information X from the external information source S is not stored in the information storage unit 3A but is output to the instruction execution unit 2 of the processor 1, In the cache memory CB, the control section 5B receives the storage instruction information B' from the storage instruction information generation section 6B together with the address information A from the instruction execution section 2 of the processor 1 as needed, thereby generating the information storage section. 3B is controlled so that the external information X from the external information source S is not stored in the information storage section 3B but is output to the instruction execution section 2 of the processor 1.
発明が解決しようとする問題、
しかしながら、上述した情報処理装置のキャッシュメモ
リ制御方式の場合、外部キャッシュメモリＣＢに、格納
指示情報生成部６Ｂを設ける必要があるとともに、その
格納指示情報生成部６Ｂにおいて格納指示情報Ｂ′を生
成さ往るためのプログラムなどを、プロセッサ１の命令
実行部２、外部情報源Ｓなどに、別途必要とする、など
の欠点を有していた。Problems to be Solved by the Invention However, in the case of the cache memory control method of the information processing device described above, it is necessary to provide the storage instruction information generation section 6B in the external cache memory CB, and in the case of the storage instruction information generation section 6B. This method has a disadvantage in that a program for generating the storage instruction information B' and the like is separately required in the instruction execution unit 2 of the processor 1, the external information source S, and the like.
問題点を解決するための手
よって、上述した欠点のない、新規な情報処理装置の４
；１１ツシュメモリ制御方式を提案せんとするものであ
る。In order to solve the problem, we developed four new information processing devices that do not have the above-mentioned drawbacks.
This paper aims to propose an 11-touch memory control system.
本発明による情報処理装置のキャッシュメモリ制御方式
は、第２図を伴って上述した従来の情報処理装置のキャ
ッシュメモリ制御方式の場合と同様に、命令実行部と、
内部キャッシュメモリとを右するプロセッサと、そのプ
ロセッサに対して外付の外部キャッシュメモリとを有し
、また、上記プロセッサの内部キャッシュメモリ、及び
上記外部キャッシュメモリのそれぞれが、外部情報源か
らの外部情報を格納する情報格納部と、上記情報格納部
を制御する制御部とを有し、そして、上記プロセッサの
命令実行部が上記外部情報源における特定のアドレス以
外に位置する第１の外部情報を要求し、且つその第１の
外部情報が上記プロセッサの内部キャッシュメモリの情
報格納部及び上記外部キャッシュメモリの情報格納部の
いずれにも格納されていないために、その第１の外部情
報を上記プロセッサの内部キャッシュメモリの情報格納
部に格納する場合、上記ブロレッＶの内部キャッシュメ
モリにおいて、その制御部が、上記プロセッサの命令実
行部からのアドレス情報及び格納指示情報を受けること
によって、上記情報格納部を、上記外部情報源からの第
１の外部情報が、上記情報格納部に格納され、且つ上記
プロセッサの命令実行部に出力するように、制御し、ま
た、上記プロセッサの命令実行部が上記外部情報源にお
ける上記第１の外部情報を要求し、且つその第１の外部
情報が、上記プロセッサの内部キャッシュメモリの情報
格納部に格納されている場合、上記プロセッサにおいて
、その制御部が、命令実行部からのアドレス情報及び格
納指示情報を受けることによって、それから、上記第１
の外部情報が上記プロセッサの命令実行部に出力するよ
うに、制御し、さらに、上記プロセッサの命令実行部が
上記外部情報源における特定のアドレスに位置する第２
の外部情報を要求する場合、上記プロセッサの内部主１
メツシュメモリの制御部が、上記プロセッサの命令実行
部からの格納指示情報を受けることによって、上記プロ
セッサの内部キャッシュメモリの情報格納部を、上記外
部情報源からの第２の外部情報がプロセッサの内部キャ
ッシュメモリの情報格納部に格納されずに上記プロセッ
サ゛の命令実行部に出力するように、制御する。The cache memory control method for an information processing device according to the present invention is similar to the cache memory control method for the conventional information processing device described above with reference to FIG.
a processor having an internal cache memory, and an external cache memory external to the processor, and each of the internal cache memory of the processor and the external cache memory has an external cache memory external to the processor; an information storage section for storing information; and a control section for controlling the information storage section; and the first external information is not stored in either the information storage section of the internal cache memory of the processor or the information storage section of the external cache memory, the first external information is sent to the processor. When storing information in the information storage section of the internal cache memory of the Brolet V, the control section of the internal cache memory of the Brolet V receives address information and storage instruction information from the instruction execution section of the processor, thereby storing the information in the information storage section. controls such that first external information from the external information source is stored in the information storage unit and output to the instruction execution unit of the processor, and the instruction execution unit of the processor When the first external information in the information source is requested and the first external information is stored in the information storage section of the internal cache memory of the processor, the control section in the processor executes the instruction. By receiving the address information and storage instruction information from the
outputs external information to the instruction execution unit of the processor, and further controls the instruction execution unit of the processor to output a second external information located at a specific address in the external information source.
When requesting external information of the processor, the internal master 1 of the processor
The mesh memory control unit receives the storage instruction information from the instruction execution unit of the processor, so that the second external information from the external information source is stored in the information storage unit of the internal cache memory of the processor. Control is performed so that the information is not stored in the information storage section of the memory but is output to the instruction execution section of the processor.
しかしながら、本発明による情報処理装置のキャッシュ
メモリ！制御方式は、このような情報処理装置のキャッ
シュメモリ制御方式において、上記プロセッサの命令実
行部が特定のアドレスに位置する第２の外部情報を要求
する場合、上記外部キャッシユメモリの制御部が、上記
プロセッサの内部キャッシュメモリの制御部が受けると
同様に、プロセッサの命令実行部からの格納指示ｔ？ｉ
報を受けることによって、上記外部キャッシュメモリの
情報格納部を、上記外部情報源からの第２の外部情報が
上記外部キャッシュメモリの情報格納部に格納されずに
上記プロセッサの命令実行部に出力するにうに、制御ｉ
ｔする。However, the cache memory of the information processing device according to the present invention! In the cache memory control method of such an information processing device, the control method is such that when the instruction execution unit of the processor requests second external information located at a specific address, the control unit of the external cache memory: In the same way as the control unit of the internal cache memory of the processor receives, the storage instruction t? from the instruction execution unit of the processor is received. i
and outputting the second external information from the external information source to the instruction execution unit of the processor without being stored in the information storage section of the external cache memory. Uni, control i
Do t.
Ｌ皿二蓋皿
このような本発明による情報処理装置のキャッシュメモ
リ制御方式によれば、第１図で上述した従来の情報処理
装置のキャッシュメモリ制御方式の欠点を伴わないこと
は明らかである。It is clear that the cache memory control method for an information processing apparatus according to the present invention does not have the drawbacks of the conventional cache memory control method for an information processing apparatus described above in FIG.
実施例
次に、第１図を伴って本発明による情報処理装置のキャ
ッシュメモリ制御方式の実施例を述べよう。Embodiment Next, an embodiment of a cache memory control method for an information processing apparatus according to the present invention will be described with reference to FIG.
第１図において、第２図との対応部分には、同一符号を
付し、詳細説明は省略する。In FIG. 1, parts corresponding to those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted.
第１図に示す本発明による情報処理装置のキャッシュメ
モリ制御方式は、次の事項を除いて、第２図で上述した
従来の情報処理装置と同様である。The cache memory control method of the information processing apparatus according to the present invention shown in FIG. 1 is the same as that of the conventional information processing apparatus described above in FIG. 2, except for the following points.
すなわち、格納指示情報生成部６Ｂが省略され、これに
応じて、プロセッサ１の命令実行部２が上述した特定ア
ドレスＰの無効化指示情報生成部７Ｂが省略され、これ
に応じて、プロセッサ１の命令実行部２が上述した特定
のアドレスＰの外部情ｔＩＦｉＸ、を要求した場合、外
部キャッシュメモリＣＢの制御部５Ｂが、プロセッサ１
のｉｉ制御１！５△が受けると同様に、プロセッサ１の
命令実行部２からのアドレス情報Ａ、と格納指示情１［
３とを受けることによって、情報格納部３Ｂを、外部情
報Ｘ、が情報格納部３Ｂに格納されずに、セレクタ４Ｂ
を通じて、プロセッサ１の命令実行部２に出力されるよ
うに、制御する。That is, the storage instruction information generation section 6B is omitted, and accordingly, the invalidation instruction information generation section 7B of the specific address P mentioned above by the instruction execution section 2 of the processor 1 is omitted. When the instruction execution unit 2 requests the external information tIFiX of the above-mentioned specific address P, the control unit 5B of the external cache memory CB requests the processor 1
ii control 1!5△ receives the address information A from the instruction execution unit 2 of the processor 1 and the storage instruction information 1 [
3, the information storage section 3B is set to the selector 4B without the external information X being stored in the information storage section 3B
The instruction execution section 2 of the processor 1 is controlled to output the instruction through the instruction execution section 2 of the processor 1.
なお、第２図においては、無効化指示情報生成部も省略
され、そして、外部キャッシュメモリの情報格納部３Ｂ
が格納している外部情報に対応している外部情報源Ｓに
おける外部情報の全てまたは一部（それを外部情報ＸＡ
とする）が、新たな内容を有する外部情報ＹＡに変化し
た場合、それにもとずぎ、少なくともその新たな内容を
有する外部情報ＹΔをプロはツサ１の内部キ１Ｆツシュ
メモリＣＡの情報格納部３Δ、または外部キャッシュメ
モリＣＢの情報格納部３Ｂに格納するのに先立ち、外部
キ１！ツシュメモリＣＢの制御部５Ｂが、プロセッサ１
の内部キャッシュメモリＣΔの制御部５Ａが受けると同
様に、プロセッサ１の命令実行部２からの無効化指示情
報りを受けることによって、外部キャッシュメモリの情
報格納部を、それに格納している外部情報の、少なくと
も上）ホした新たな内容を右する外部情報ＹＡに対応し
ている外部情報ＸＡについて、それが無効化するように
、制御するようになされている。In addition, in FIG. 2, the invalidation instruction information generation section is also omitted, and the information storage section 3B of the external cache memory is omitted.
All or part of the external information in external information source S that corresponds to the external information stored in
) changes to external information YA with new content, based on this, at least the external information YΔ with the new content is stored in the information storage section 3Δ of the internal key 1F thread memory CA of the thread 1. , or before storing it in the information storage section 3B of the external cache memory CB, the external key 1! The controller 5B of the memory CB controls the processor 1
By receiving the invalidation instruction information from the instruction execution unit 2 of the processor 1 in the same manner as the control unit 5A of the internal cache memory CΔ of The external information XA corresponding to the external information YA that corresponds to the new content (at least above) is controlled so as to be invalidated.
以上が、本発明による情報処理装置のキャッシュメモリ
制御方式の実施例である。The above is an embodiment of the cache memory control method for an information processing apparatus according to the present invention.
このような本発明による情報処理装置のキャッシュメモ
リ制御方式によれば、作用・効果の欄で上述したと同様
の作用効果が（ηられることは明らかである。According to such a cache memory control method for an information processing device according to the present invention, it is clear that the same effects as described above in the section of operations and effects can be obtained.
第１図は、本発明による情報処理装置のキャッシュメモ
リ制御方式の実施例を示す系統図である。
第２図は、従来の情報処理装置のキャッシュメモリ制御
方式を示す系統図である。
１・・・・・・・・・・・・・・・プロセッサ２・・・
・・・・・・・・・・・・命令実行部３Ａ、３Ｂ・・・
情報格納部
４△、４Ｂ・・・セレクタ
５Ａ、５Ｂ・・・制御部
６Ｂ・・・・・・・・・・・・格納指示情報生成部７Ｂ
・・・・・・・・・・・・無効化情報生成部８・・・・
・・・・・・・・・・・アドレスバス９・・・・・・・
・・・・・・・・データバス１１・・・・・・・・・・
・・・・・主記憶装置１２・・・・・・・・・・・・・
・・タイマ１３・・・・・・・・・・・・・・・入出力
制御装置ＣＡ・・・・・・・・・・・・・・・内部キャ
ッシュメモリＣＢ・・・・・・・・・・・・・・・外部
キャッシュメモリＳ・・・・・・・・・・・・・・・・
・・外部情報源Ｕ１、Ｕ２・・・・・・電子計算機
Ａ・・・・・・・・・・・・・・・・・・アドレスＡＡ
・・・・・・・・・・・・・・・アドレス情報Ｂ、Ｂ’
・・・・・・・・・格納指示情報り、Ｄ’・・・・・・
・・・無効化指示情報×Ａ１ＹＡ・・・・・・外部情報
出願人 日本電信電話株式会社FIG. 1 is a system diagram showing an embodiment of a cache memory control method for an information processing apparatus according to the present invention. FIG. 2 is a system diagram showing a cache memory control method of a conventional information processing device. 1... Processor 2...
......Instruction execution section 3A, 3B...
Information storage section 4△, 4B... Selector 5A, 5B... Control section 6B... Storage instruction information generation section 7B
......... Invalidation information generation section 8...
・・・・・・・・・・・・Address bus 9・・・・・・・・・
・・・・・・・・・Data bus 11・・・・・・・・・・
・・・・・・Main storage device 12・・・・・・・・・・・・
・・Timer 13・・・・・・・・・・・・Input/output control device CA・・・Internal cache memory CB・・・・・・・・・・・・・・・・・・・External cache memory S・・・・・・・・・・・・・・・・
...External information sources U1, U2... Computer A... Address AA
・・・・・・・・・・・・Address information B, B'
......Storage instruction information, D'...
...Invalidation instruction information x A1YA ...External information applicant Nippon Telegraph and Telephone Corporation
Claims (1)
ッサと、そのプロセッサに対して外付の外部キャッシュ
メモリとを有し、 上記プロセッサの内部キャッシユメモリ、及び上記外部
キャッシュメモリのそれぞれが、外部情報源からの外部
情報を格納する情報格納部と、上記情報格納部を制御す
る制御部とを有し上記プロセッサの命令実行部が上記外
部情報源における特定のアドレス以外に位置する第１の
外部情報を要求し、且つその第１の外部情報が上記プロ
セッサの内部キャッシュメモリの情報格納部及び上記外
部キャッシュメモリの情報格納部のいずれにも格納され
ていないために、その第１の外部情報を上記プロセッサ
の内部キャッシュメモリの情報格納部に格納する場合、
上記プロセッサの内部キャッシュメモリにおいて、その
制御部が、上記プロセッサの命令実行部からのアドレス
情報及び格納指示情報を受けることによって、上記情報
格納部を、上記外部情報源からの第１の外部情報が、上
記情報格納部に格納され、且つ上記プロセッサの命令実
行部に出力するように、制御し、 上記プロセッサの命令実行部が上記外部情報源における
上記第１の外部情報を要求し、且つその第１の外部情報
が、上記プロセッサの内部キャッシュメモリの情報格納
部に格納されている場合、上記プロセッサにおいて、そ
の制御部が、命令実行部からのアドレス情報及び格納指
示情報を受けることによって、それから、上記第１の外
部情報が上記プロセッサの命令実行部に出力するように
、制御し、 上記プロセッサの命令実行部が上記外部情報源における
特定のアドレスに位置する第２の外部情報を要求する場
合、上記プロセッサの内部キャッシュメモリの制御部が
、上記プロセッサの命令実行部からの格納指示情報を受
けることによって、上記プロセッサの内部キャッシュメ
モリの情報格納部を、上記外部情報源からの第２の外部
情報がプロセッサの内部キャッシュメモリの情報格納部
に格納されずに上記プロセッサの命令実行部に出力する
ように、制御する情報処理装置のキャッシュメモリ制御
方式において、 上記プロセッサの命令実行部が特定のアドレスに位置す
る第２の外部情報を要求する場合、上記外部キャッシュ
メモリの制御部が、上記プロセッサの内部キャッシュメ
モリの制御部が受けると同様に、プロセッサの命令実行
部からの格納指示情報を受けることによつて、上記外部
キャッシュメモリの情報格納部を、上記外部情報源から
の第２の外部情報が上記外部キャッシュメモリの情報格
納部に格納されずに上記プロセッサの命令実行部に出力
するように、制御することを特徴とする情報処理装置の
キャッシュメモリ制御方式。[Scope of Claims] A processor having an instruction execution unit and an internal cache memory, and an external cache memory external to the processor, wherein the internal cache memory of the processor and the external cache memory are Each has an information storage section that stores external information from an external information source, and a control section that controls the information storage section, and the instruction execution section of the processor is located at a location other than a specific address in the external information source. Since the first external information is requested and the first external information is not stored in either the information storage section of the internal cache memory of the processor or the information storage section of the external cache memory, the first external information is When storing external information in the information storage section of the internal cache memory of the processor,
In the internal cache memory of the processor, the control unit receives address information and storage instruction information from the instruction execution unit of the processor, thereby causing the information storage unit to receive the first external information from the external information source. , the instruction execution unit of the processor requests the first external information from the external information source, and controls the first external information to be stored in the information storage unit and output to the instruction execution unit of the processor; When external information No. 1 is stored in the information storage section of the internal cache memory of the processor, the control section of the processor receives address information and storage instruction information from the instruction execution section, and then: controlling the first external information to be output to an instruction execution unit of the processor, and when the instruction execution unit of the processor requests second external information located at a specific address in the external information source; The control unit of the internal cache memory of the processor receives storage instruction information from the instruction execution unit of the processor, thereby controlling the information storage unit of the internal cache memory of the processor to store the second external information from the external information source. In a cache memory control method of an information processing device, the instruction execution unit of the processor is configured to output to the instruction execution unit of the processor without being stored in the information storage unit of the internal cache memory of the processor. When requesting the located second external information, the control unit of the external cache memory receives storage instruction information from the instruction execution unit of the processor in the same manner as the control unit of the internal cache memory of the processor receives. Therefore, the information storage section of the external cache memory is configured such that the second external information from the external information source is not stored in the information storage section of the external cache memory, but is output to the instruction execution section of the processor. A cache memory control method for an information processing device, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300987A JPH01142846A (en) | 1987-11-28 | 1987-11-28 | Cache memory control system for information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300987A JPH01142846A (en) | 1987-11-28 | 1987-11-28 | Cache memory control system for information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01142846A true JPH01142846A (en) | 1989-06-05 |
Family
ID=17891464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300987A Pending JPH01142846A (en) | 1987-11-28 | 1987-11-28 | Cache memory control system for information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01142846A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318130A (en) * | 1988-06-20 | 1989-12-22 | Pfu Ltd | Data processor |
| JPH07200404A (en) * | 1993-12-03 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | Cache memory using dram |
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| JPS60153554A (en) * | 1984-01-23 | 1985-08-13 | Hitachi Ltd | Input/output control circuit |
| JPS61193245A (en) * | 1985-02-21 | 1986-08-27 | Hitachi Ltd | Memory control system |
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1987
- 1987-11-28 JP JP62300987A patent/JPH01142846A/en active Pending
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