JPH01318130A - Data processor - Google Patents
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- JPH01318130A JPH01318130A JP63151652A JP15165288A JPH01318130A JP H01318130 A JPH01318130 A JP H01318130A JP 63151652 A JP63151652 A JP 63151652A JP 15165288 A JP15165288 A JP 15165288A JP H01318130 A JPH01318130 A JP H01318130A
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Abstract
Description
【発明の詳細な説明】 〔概 要〕 内蔵キャッシュをそなえてミス・ヒツト時に。[Detailed description of the invention] 〔overview〕 Equipped with a built-in cache to handle misses and hits.
１ブロック全体についてのデータを要求するか。Do you request data for an entire block?
ｌブロック内の一部のデータについてのみ要求するかを
指示する機能を有するマイクロ・プロセッサと、外部キ
ャッシュと、主記憶装置とを有するデータ処理装置に関
し、ハードウェアの低減化とマイクロ・プロセッサのバ
ス・サイクルの効率化とをはかるべく、必要最小限度で
外部キャッシュに対するリプレースを行うことを目的と
し。Regarding a data processing device that has a microprocessor that has a function of instructing whether to request only a part of data in an l block, an external cache, and a main storage device, hardware reduction and microprocessor bus - The purpose is to replace external cache to the minimum necessary level in order to improve cycle efficiency.
外部キャッシュにおいてミス・ヒツトが発生した場合に
外部キャッシュに対して１ブロック全体のリプレースを
行う外部キャッシュ・リプレース制御部に対して、上記
内蔵キャッシュが１ブロック内の一部のデータについて
のみ要求している場合には、上記外部キャッシュに対し
てリプレースを行わないよう構成し、マイクロ・プロセ
ッサは当該必要とするデータを上記ｔ！からロードする
よう構成している。The built-in cache requests only part of the data in one block to the external cache replacement control unit, which replaces the entire block in the external cache when a miss or hit occurs in the external cache. If so, the external cache is configured not to be replaced, and the microprocessor transfers the required data to the t! It is configured to load from.
本発明は、データ処理装置、特に内蔵キャッシュをそな
えてミス・ヒツト時に１ブロック全体についてのデータ
を要求するか、１ブロック内の一部のデータについての
み要求するかを指示する機能を有するマイクロ・プロセ
ッサと、外部キャッシュと、主記憶装置とを存するデー
タ処理装置に関する。The present invention is directed to a data processing device, particularly a micro-processor which is equipped with a built-in cache and has a function of instructing whether to request data for the entire block or only a portion of the data in one block in the event of a miss hit. The present invention relates to a data processing device that includes a processor, an external cache, and a main memory.
最近では内蔵キャッシュを存する高性能マイクロ・プロ
セッサが用いられているが、当Ｊ亥マイクロ・プロセッ
サの性能を一段と有効に利用するために外部キャッシュ
を併用することが行われている。Recently, high-performance microprocessors with built-in caches have been used, but in order to utilize the performance of these microprocessors even more effectively, external caches have also been used.
第５図は従来の構成を示している０図中１はマイクロ・
プロセッサ、２は内蔵キャッシュ、３は外部キャッシュ
、３−１は外部キャッシュのタグ部、３−２は外部キャ
ッシュのデータ部、３−３は外部キャッシュのアクセス
部、４は主記憶装置。Figure 5 shows the conventional configuration. 1 in Figure 0 shows the micro
2 is a built-in cache, 3 is an external cache, 3-1 is a tag section of the external cache, 3-2 is a data section of the external cache, 3-3 is an access section of the external cache, and 4 is a main storage device.
５はマイクロ・プロセッサ応答作成部であって外部キャ
ッシュ３をアクセスしている状態をマイクロ・プロセッ
サｌに対して応答するもの、６は外部キャッシュ・リプ
レース制御部であって外部キャッシュ３をリプレースす
る制御を行うもの、７は主記憶制御部であって主記憶装
置４に対するアクセスを行うもの、８はデータ切替部で
あって主記憶装置４からのデータを外部キャッシュ３に
供給するかマイクロ・プロセッサｌ側に供給するかを選
択するもの、９はリプレース用アドレス保持レジスタ、
１０はリプレース用ブロック内アドレス指定カウンタ、
１１は内部バスを表わしている。5 is a microprocessor response generation unit that responds to the microprocessor l about the status of accessing the external cache 3; 6 is an external cache replacement control unit that controls replacing the external cache 3; 7 is a main memory control unit that accesses the main memory device 4; 8 is a data switching unit that supplies data from the main memory device 4 to the external cache 3; 9 is a replacement address holding register;
10 is a replacement block address designation counter;
11 represents an internal bus.
マイクロ・プロセンサ１は内蔵キャッシュ２を有する。The micro processor 1 has a built-in cache 2.
内蔵キャッシュ２は１例えば４バイト単位でデータ送受
できるよう構成され、４回のバス・アクセスにてアクセ
スできる１６バイト分をもヮて１ブロックを構成するよ
うにされている。マイクロ・プロセッサｌは、内蔵キャ
ッシュ２をアクセスしつつ処理を進めるが、内蔵キャッ
シュ２においてミス・ヒットが生じた場合には外部キャ
ッシュ３に対してデータをとりに行く。即ち、必要デー
タに対応したアドレスを発する。なお、このときマイク
ロ・プロセッサ１は、！ブロック全体を内蔵キャッシュ
２に対するリプレースのために必要としているのか、あ
るいは１ブロック内の例えば所望する４バイト分のみを
必要としているのかを指示する指示信号ＣＲＥＱを出力
する端子をもっているが、従来の場合にはこの信号ＣＲ
ＥＱが利用されなかったと考えてよい。The built-in cache 2 is configured so that data can be sent and received in units of 1, for example, 4 bytes, and one block is made up of 16 bytes that can be accessed by four bus accesses. The microprocessor l proceeds with the processing while accessing the built-in cache 2, but when a miss/hit occurs in the built-in cache 2, it goes to the external cache 3 to retrieve data. That is, it issues an address corresponding to the required data. In addition, at this time, microprocessor 1 is ! It has a terminal that outputs an instruction signal CREQ that indicates whether the entire block is needed for replacement in the built-in cache 2, or whether only the desired 4 bytes in one block are needed, but in the conventional case This signal CR
It can be assumed that EQ was not used.
マイクロ・プロセッサ１が上記アドレスを発すると、外
部キャッシュ３がリプレース中ではなく使用可能状態で
ある時に、外部キャッシュ３において、上記タグ部３−
１とデータ部３−２とがアクセスされる。そして所望す
るデータが外部キャッシュ３上に存在していれば、外部
キャッシュ３からマイクロ・プロセッサ１にロードされ
る。しかし、外部キャッシュ３においてもミス・ヒツト
すると、当該ミス・ヒットを生じたアドレスが。When the microprocessor 1 issues the above address, when the external cache 3 is not being replaced but is available for use, the tag section 3-
1 and the data section 3-2 are accessed. If the desired data exists on the external cache 3, it is loaded from the external cache 3 into the microprocessor 1. However, if there is a miss/hit in the external cache 3, the address where the miss/hit occurred will be.
レジスタ９やカウンタ１０に保持されると共に。It is held in the register 9 and counter 10.
タグ部３−１からミス・ヒツト信号が発せられる。A miss/hit signal is emitted from the tag section 3-1.
外部キャッシュ・リプレース制ｍ部６は、上記ミス・ヒ
ツト信号に対応して、主記憶装置４をアクセスして外部
キャッシュ３に対して１ブロック全体をロードすべく動
作し、同時にマイクロ・プロセッサｌが要求しているデ
ータを、マイクロ・プロセッサｌヘロードする。即ち、
主記憶制御部７に依鯨を発する。外部キャッシュ３に対
して１ブロック全体のリプレースが完了すると、外部キ
ャッシュ・リプレース制御部６はキャッシュ状態表示を
リプレース完了として、マイクロ・プロセッサ応答作成
部５に外部キャッシュが再び使用可能となったことを通
知する。マイクロ・プロセッサ１は、言うまでもなく、
必要とするデータを受取って処理を続ける。The external cache replacement controller m 6 operates in response to the miss/hit signal to access the main memory 4 and load one entire block into the external cache 3, and at the same time the microprocessor l Load the requested data into the microprocessor l. That is,
A message is issued to the main memory control unit 7. When the replacement of one entire block in the external cache 3 is completed, the external cache replacement control unit 6 displays the cache status as replacement complete, and notifies the microprocessor response generation unit 5 that the external cache can be used again. Notice. Needless to say, microprocessor 1 is
Receive the required data and continue processing.
従来上記の如く構成されていて、マイクロ・プロセッサ
１が、ｌブロック全体のデータを必要としていなくて即
ちｌブロック内の一部のデータのみを必要としている場
合でも、外部キャッシュ３においてミス・ヒツトが生じ
れば当該外部キャッシュ３に対してｌブロック全体のリ
プレースを行うように制御が行われる。これは、マイク
ロ・プロセッサｌにおける処理において、当該１ブロッ
ク内の他のデータについてもその内に処理が行われる可
能性が高いものとみなして、予めロードしておくように
制御が行われているためである。Conventionally, with the above configuration, even when the microprocessor 1 does not need the entire l block's worth of data, that is, only a part of the l block's data, a miss hit occurs in the external cache 3. If this occurs, the external cache 3 is controlled to replace the entire l block. This means that during processing in the microprocessor, it is assumed that there is a high possibility that other data in the block will also be processed within the same period, and control is performed so that it is loaded in advance. It's for a reason.
しかし、上記従来の構成の場合には９次の問題点がある
。即ち。However, in the case of the above-mentioned conventional configuration, there is a problem of order 9. That is.
＋ａｌ マイクロ・プロセッサｌが当面必要とする４
バイト分を受取った後には次の処理に進んでゆく、この
ために、マイクロ・プロセッサｌが外部キャッシュ３に
対して発していたアドレスが変更されてしまう、したが
って、外部キャッシュ３側では、ｌブロック全体のリプ
レースを行うべく、先のアドレスをレジスタ９やカウン
タ１０に保持して、当該リプレースを行う必要がある。+al Microprocessor l needs 4 for the time being
After receiving the bytes, the process proceeds to the next step. For this reason, the address issued by the microprocessor l to the external cache 3 is changed. Therefore, on the external cache 3 side, the l block In order to perform the entire replacement, it is necessary to hold the previous address in the register 9 or counter 10 and perform the replacement.
山）マイクロ・プロセッサ１が次の処理に進んで、ゆく
ときに、一方では外部キャッシュ３に対するリプレース
処理が行われるものであり、このために、当該リプレー
ス処理のための主記憶装置４からのデータが内部バス１
１に乗らないようにデータ切替部８をもうけ、内部バス
１１を主記憶装置４から切離すことが必要となる。When the microprocessor 1 proceeds to the next process, a replacement process is performed on the external cache 3, and for this purpose, the data from the main memory 4 for the replacement process is is internal bus 1
1, it is necessary to provide a data switching unit 8 and to separate the internal bus 11 from the main storage device 4.
ｔｃ＋ また、上記リプレース処理が行われている間
には、マイクロ・プロセッサ１は主記憶装置４をアクセ
スする必要のある処理に実行できない。tc+ Furthermore, while the above-mentioned replacement processing is being performed, the microprocessor 1 cannot execute any processing that requires accessing the main storage device 4.
本発明はハードウェアの低減化とマイクロ・プロセッサ
のバス・サイクルの効率化とをはかるべく、必要最小限
度で外部キャッシュ３に対するリプレースを行うことを
目的としている。The present invention aims to replace the external cache 3 to the minimum necessary level in order to reduce the amount of hardware and improve the efficiency of the microprocessor's bus cycle.
第１図は本発明の原理構成図を示す０図中の符号ｌはマ
イクロ・プロセッサ、２は内蔵キャッシュ、３は外部キ
ャッシュ、４は主記憶装置、５はマイクロ・プロセッサ
応答作成部、６は外部キャッシュ・リプレース制御部、
７は主記憶制御部。FIG. 1 shows a basic configuration diagram of the present invention. In the diagram, l is a microprocessor, 2 is a built-in cache, 3 is an external cache, 4 is a main storage device, 5 is a microprocessor response generation unit, and 6 is a microprocessor. External cache replacement control unit,
7 is a main memory control unit.
１１は内部バス、３−１は外部キャッシュのタグ部、３
−２は外部キャッシュのデータ部、３−３は外部キャッ
シュのアクセス部を表わしている。11 is an internal bus, 3-1 is an external cache tag section, 3
-2 represents the data section of the external cache, and 3-3 represents the access section of the external cache.
マイクロ・プロセッサ１は、内蔵キャッシュ２をアクセ
スしつつ処理を進めるが、内蔵キャッシュ２においてミ
ス・ヒツトが生じると、外部キャッシュ３をアクセスし
て必要なデータを受取る処理を行う、このとき、指示信
号ＣＲＥＱを発するが、１ブロック中の例えば４バイト
分のみを必要とする場合には論理ｒＯＪとされ、１ブロ
ック分全体のデータを必要とする場合には論理「１」と
される、またこのとき、マイクロ・プロセッサ１はアド
レスを発しており、外部キャッシュ３がアクセスされる
。The microprocessor 1 proceeds with processing while accessing the built-in cache 2, but when a miss occurs in the built-in cache 2, the microprocessor 1 performs processing to access the external cache 3 and receive necessary data. CREQ is issued, but if only 4 bytes of one block are required, it is set to logic rOJ, and when the entire block's worth of data is required, it is set to logic "1". , microprocessor 1 has issued an address and external cache 3 is accessed.
外部キャッシュ３に所望するデータが存在しておれば、
外部キャッシュ３からデータがマイクロ・プロセッサ１
に供給されることは言うまでもない。しかし、外部キャ
ッシュ３上にも存在しない場合には、外部キャッシュ３
におけるタグ部３−１からのミス・ヒット信号が論理「
１」とされる。If the desired data exists in external cache 3,
Data from external cache 3 is transferred to microprocessor 1
Needless to say, it is supplied to However, if it does not exist on external cache 3,
The miss/hit signal from the tag unit 3-1 in
1”.
これに対応して、外部キャッシュ・リプレース制御部６
は、主記憶装置４から外部キャッシュ３に対して、ｌブ
ロンク全体のデータをロードして外部キャッシュ３をリ
プレースするように動作する。Corresponding to this, the external cache replacement control unit 6
operates to load the entire l-bronch of data from the main storage device 4 to the external cache 3 and replace the external cache 3.
即ち、主記憶制御部７に対して主記憶装置４をアクセス
することを指示する。しかし５本発明の場合には、上記
指示信号ＣＲＥＱが論理ｒｌＪとなっている状態の下で
かつタグ部３−１がミス・ヒツト信号を論理ｒｌＪとし
た場合に限って、外部キャッシュ・リプレース制御部６
が動作する。このために、マイクロ・プロセッサ１が１
ブロック中の一部のデータについてのみデータを要求し
ている場合には、外部キャッシュ３にミス・ヒットが生
じても、外部キャッシュ３に対するリプレースば行われ
ない、そして、マイクロ・プロセッサ１が必要とするデ
ータをマイクロ・プロセッサ１にロードすべく、主記憶
制御部７が、上記指示信号ＣＲＥＱが論理「１」でかつ
外部キャッシュ３がミス・ヒットした場合に、起動され
る。That is, it instructs the main memory control unit 7 to access the main memory device 4 . However, in the case of the present invention, the external cache replacement control is performed only when the instruction signal CREQ is at logic rlJ and when the tag section 3-1 sets the miss/hit signal to logic rlJ. Part 6
works. For this purpose, microprocessor 1
If data is requested for only part of the data in the block, even if a miss occurs in the external cache 3, replacement to the external cache 3 will not be performed, and the microprocessor 1 will not be required. In order to load data to the microprocessor 1, the main memory control section 7 is activated when the instruction signal CREQ is logic "1" and the external cache 3 misses.
マイクロ・プロセッサｌが１ブロック全体についてデー
タを要求している場合に外部キャッシュ３においてミス
・ヒットが生じた場合には、外部キャッシュ・リプレー
ス制御部６からの指示の下で主記憶制御部７が起動され
、外部キャッシュ３に対するリプレースが行われ、同時
にリプレースデータがマイクロ・プロセッサ１にもロー
ドされる。そして、この間、マイクロ・プロセッサ１は
。If a miss occurs in the external cache 3 when the microprocessor l is requesting data for an entire block, the main memory control unit 7 will The microprocessor 1 is activated, and the external cache 3 is replaced, and the replacement data is also loaded into the microprocessor 1 at the same time. During this time, microprocessor 1.
先に発したアドレスを保持しつづけている。またマイク
ロ・プロセッサ１は、所望するデータを受取るまで待機
状態に入っている（従来の場合も同じ）。It continues to hold the previously issued address. Furthermore, the microprocessor 1 is in a standby state until it receives the desired data (the same is true in the conventional case).
マイクロ・プロセッサ１が１ブロック中の例えば４バイ
ト分のみのデータを要求している場合に。When the microprocessor 1 requests data of, for example, only 4 bytes in one block.
外部キャッシュ３においてミス・ヒツトが生じた場合に
は、外部キャッシュ・リプレース制御部６の処理は起動
されない。そして代わりに、主記憶制御部７が当該条件
の下で、いわば直接マイクロ・プロセッサｌから起動さ
れ、主記憶装置４から所望するデータがマイクロ・プロ
セッサｌにロードされる。When a miss/hit occurs in the external cache 3, the processing of the external cache replacement control unit 6 is not activated. Instead, the main memory control unit 7 is directly activated, so to speak, from the microprocessor l under the conditions, and desired data from the main memory device 4 is loaded into the microprocessor l.
第２図は本発明の一実施例構成を示す。図中の符号ｌな
いし１１は第１図に対応している。また１２は内部バス
制御部であって外部キャッシュ３においてミス・ヒツト
が生じかつ外部キャッシュ・リプレース制御部６がビジ
ー信号を発したとき。FIG. 2 shows the configuration of an embodiment of the present invention. Reference numerals 1 to 11 in the figure correspond to those in FIG. Further, reference numeral 12 denotes an internal bus control unit, and when a miss/hit occurs in the external cache 3 and the external cache replacement control unit 6 issues a busy signal.
外部キャッシュ３に対するリプレースが行われるものと
して、内部バス１１をビジー状態に保持する。１３は本
発明でいう「外部キャッシュ・リプレース制御部６に対
して指示信号ＣＲＥＱを供給する回路部」に相当し、１
４は同じく「主記憶制御部７に対して指示信号ＣＲＥＱ
を供給する回路部」に相当している。Assuming that the external cache 3 is to be replaced, the internal bus 11 is held in a busy state. 13 corresponds to a "circuit unit that supplies an instruction signal CREQ to the external cache replacement control unit 6" in the present invention;
4 is also an instruction signal CREQ to the main memory control unit 7.
This corresponds to the “circuit section that supplies
外部キ＋・２シヱ・リプレースｉｔｉ＋Ｊ ７１１部６
は、指示信号ＣＲＥＱが論理ｒｌＪでかつミス・ヒット
信号が論理「１」のときに発動される。また指示信号Ｃ
ＲＥＱが論理「０」でかつミス・ヒット信号が論理「１
」のときには、主記憶制御部７が回路部１４を介して起
動される。External key+・2shie・replace iti+J 711 part 6
is activated when the instruction signal CREQ is logic rlJ and the miss-hit signal is logic "1". Also, instruction signal C
REQ is logic “0” and miss-hit signal is logic “1”
”, the main memory control unit 7 is activated via the circuit unit 14.
第３図は外部キャッシュに対してリプレースが行われる
ときのタイムチャートを示し、第４図はマイクロ・プロ
セッサが１部のデータについてのみ要求を行っている場
合のタイムチャートを示している。FIG. 3 shows a time chart when the external cache is replaced, and FIG. 4 shows a time chart when the microprocessor requests only a portion of the data.
図中のｒＭＰｔＪアドレスＪ、ｒＡｓＪ、ｒＣＲＥＱＪ
などは夫々第２図中の記号に対応している。rMPtJ address J, rAsJ, rCREQJ in the figure
etc. correspond to the symbols in FIG. 2, respectively.
マイクロ・プロセッサ１において内蔵キヤツシユ２にミ
ス・ヒツトが生じた場合には、マイクロ・プロセッサ１
はアドレスを発し、信号ｒＡｓＪ（起動信号）を発する
。このとき、１ブロック全体のデータを必要とする場合
には、指示信号ＣＲＥＱを論理「１」にする（第３図）
、この状態の下で外部キャッシュ３においてミス・ヒッ
トが生じると１回路１３を介して外部キャッシュ・リプ
レース制御部６が発動される。即ち、内部バス１１を介
して、主記憶装置４から、第１番目の４バイト分（主記
憶データ■）、第２番目の４バイト分（主記憶データ■
＞ 、 −−−−−−−−−一部４番目の４バイト分く
主記憶データ■）が外部キャッシュ３とマイクロ・プロ
セッサｌにロードされる。If a miss occurs in internal cache 2 in microprocessor 1, microprocessor 1
issues an address and issues a signal rAsJ (activation signal). At this time, if the entire block of data is required, the instruction signal CREQ is set to logic "1" (Figure 3).
If a miss/hit occurs in the external cache 3 under this state, the external cache replacement control unit 6 is activated via the circuit 13. That is, the first 4 bytes (main memory data ■) and the second 4 bytes (main memory data ■) are transferred from the main memory 4 via the internal bus 11.
> , ----------Part of the fourth 4-byte main memory data (■) is loaded into the external cache 3 and the microprocessor l.
上記に対して、指示信号ＣＲＥＱが論理ｒＯＪの状態の
下でミス・ヒツトが生じた場合には、第４図に示す如く
１回路１４を介して主記憶制御部７が起動される。そし
て、内部バス１１を介して所望するデータがマイクロ・
プロセッサ１に直接ロードされる。このとき、外部キャ
ッシュ３においては旧データのまま残されるが、マイク
ロ・プロセッサ１は内蔵キャッシュ２をアクセスするこ
とから差支えない（外部キャッシュの該当部分を無効に
しておけばよい）。In contrast to the above, if a miss/hit occurs while the instruction signal CREQ is in the logic rOJ state, the main memory control section 7 is activated via one circuit 14 as shown in FIG. Then, desired data is transmitted via the internal bus 11 to the micro
Loaded directly into processor 1. At this time, the old data remains in the external cache 3, but there is no problem since the microprocessor 1 accesses the built-in cache 2 (it is sufficient to invalidate the corresponding portion of the external cache).
以上説明した如く１本発明によれば、第５図に示す構成
８．９を省略することができ、かつマイクロ・プロセッ
サが１ブロック中の一部のデータのみを必要としている
場合に従来の場合の如く外部キャッシュ３に対して１ブ
ロック全体のリプレースが行われることがない（即ち内
部バスの有効利用がはかられる）。As explained above, according to the present invention, the configuration 8.9 shown in FIG. 5 can be omitted, and when the microprocessor only needs some data in one block, As shown in FIG. 3, one entire block is not replaced in the external cache 3 (that is, the internal bus is effectively used).
第１図は本発明の原理構成図、第２図は一実施例構成、
第３図および第４図は夫々動作を説明するタイムチャー
ト、第５図は従来の構成を示す。
図中、１はマイクロ・プロセッサ、２は内角キャッシュ
、３は外部キャッシュ、４は主記憶装置。
５はマイクロ・プロセッサ応答作成部、６は外部キャッ
シュ・リプレース制御部、７は主記憶制御部、１１は内
部バス、１３．１４は夫々指示信号ＣＲＥＱ供給回路を
表わす。
第４図FIG. 1 is a diagram showing the principle configuration of the present invention, FIG. 2 is a configuration diagram of one embodiment,
FIGS. 3 and 4 are time charts explaining the operation, respectively, and FIG. 5 shows a conventional configuration. In the figure, 1 is a microprocessor, 2 is an internal cache, 3 is an external cache, and 4 is a main memory. Reference numeral 5 represents a microprocessor response generation section, 6 an external cache replacement control section, 7 a main memory control section, 11 an internal bus, and 13 and 14 designation signal CREQ supply circuits, respectively. Figure 4
Claims (1)
大きいバイト数をもって１ブロックが構成されている内
蔵キャッシュ（２）をそなえたマイクロ・プロセッサ（
１）と、 １回のバス・アクセスでアクセスできるバイト数よりも
大きいバイト数をもって１ブロックが構成されている外
部キャッシュ（３）と、 主記憶装置（４）と を少なくともそなえ、上記内蔵キャッシュ（２）におい
てミス・ヒットが発生した際に、上記マイクロ・プロセ
ッサ（１）が、上記１ブロック内の一部についてのみの
データを要求しているか、上記１ブロック全体のデータ
を要求しているかを指示する指示信号（ＣＲＥＱ）を発
するよう構成されているデータ処理装置において、 上記外部キャッシュ（３）におけるミス・ヒットに対応
して、当該外部キャッシュ（３）に対して上記１ブロッ
ク全体についてのリプレースを行う外部キャッシュ・リ
プレース制御部（６）に対して上記指示信号（ＣＲＥＱ
）を供給する回路部（１３）をもうけると共に、 少なくとも上記外部キャッシュ・リプレース制御部（６
）からの依頼に対応して、上記主記憶装置（４）に対す
るアクセス制御を行うよう構成された主記憶制御部（７
）に対して、上記指示信号（ＣＲＥＱ）を供給する回路
部（１４）をもうけ、上記外部キャッシュ（３）がミス
・ヒットとなった状態の下でも、上記指示信号（ＣＲＥ
Ｑ）が上記１ブロック内の一部についてのみのデータを
要求していることを示している場合に、 上記外部キャッシュ・リプレース制御部（６）は、外部
キャッシュ（３）に対するリプレースを行わないように
制御され、 かつ上記主記憶制御部（７）は上記要求されている一部
のデータについてのみ上記主記憶装置（４）をアクセス
するよう制御され、構成されたことを特徴とするデータ
処理装置。[Claims] A microprocessor (
1), an external cache (3) in which one block is configured with a number of bytes larger than the number of bytes that can be accessed in one bus access, and a main storage device (4), and the built-in cache ( When a miss-hit occurs in step 2), the microprocessor (1) determines whether the microprocessor (1) is requesting data for only part of the block or the entire block. In a data processing device configured to issue an instruction signal (CREQ) to instruct, in response to a miss/hit in the external cache (3), the entire block is replaced in the external cache (3). The above instruction signal (CREQ) is sent to the external cache replacement control unit (6) that performs
), and at least the external cache replacement control unit (6).
) A main memory control unit (7) configured to perform access control to the main memory device (4) in response to a request from
) is provided with a circuit unit (14) that supplies the instruction signal (CREQ) to the external cache (3), so that even under a state where the external cache (3) has a miss/hit, the instruction signal (CREQ) is supplied to the external cache (3).
Q) indicates that data for only part of the one block is requested, the external cache replacement control unit (6) prevents the external cache (3) from being replaced. and the main memory control unit (7) is controlled and configured to access the main memory (4) only for some of the requested data. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151652A JPH077366B2 (en) | 1988-06-20 | 1988-06-20 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151652A JPH077366B2 (en) | 1988-06-20 | 1988-06-20 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01318130A true JPH01318130A (en) | 1989-12-22 |
| JPH077366B2 JPH077366B2 (en) | 1995-01-30 |
Family
ID=15523255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151652A Expired - Lifetime JPH077366B2 (en) | 1988-06-20 | 1988-06-20 | Data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077366B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04305747A (en) * | 1991-04-02 | 1992-10-28 | Fujitsu Ltd | Cache memory control system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01142846A (en) * | 1987-11-28 | 1989-06-05 | Nippon Telegr & Teleph Corp <Ntt> | Cache memory control system for information processor |
-
1988
- 1988-06-20 JP JP63151652A patent/JPH077366B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01142846A (en) * | 1987-11-28 | 1989-06-05 | Nippon Telegr & Teleph Corp <Ntt> | Cache memory control system for information processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04305747A (en) * | 1991-04-02 | 1992-10-28 | Fujitsu Ltd | Cache memory control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077366B2 (en) | 1995-01-30 |
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