JPH01140815A - パリティチェック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ通信において、伝送路によるデータ誤
りを検出するパリティチェック回路、特にビット対応で
のパリティ発生、検出、照合を可能とするパリティチェ
ック回路に関するものである。

〔従来の技術とその問題点〕

従来、パリティチェックを行う場合は、パラレルデータ
８ビツトまたは７ビツトにパリティビットデータ１ビツ
トを付加していた。このように従来のパリティチェック
は、８ビツトまたは７ビノト単位で行っているため、任
意のビット数で使用することができないという欠点があ
る。

また、シリアルデータでパリティチェックを行う場合、
−度パラレルデータに変換しなければならないので、情
報量が多い場合、パリティチェック回路の規模が大きく
なってしまうという欠点がある。

本発明の目的は、このような欠点を解消したパリティチ
ェック回路を提供することにある。

〔問題点を解決するための手段〕

本発明のパリティチェック回路は、 入力される任意のビット数のシリアルデータ中の“１６
のデータをカウントし、そのカウント値が奇数であるか
偶数であるかによって異なるパリティビットデータを出
力する第１のカウンタと、この第１のカウンタより出力
されるパリティビットデータをシリアルデータの任意の
位置に付加するパリティビット付加回路とを有するパリ
ティビット発生回路と、 前記パリティビット発生回路から送られてきたパリティ
ビット付加シリアルデータからパリティビットデータを
除去するパリティビット除去回路と、パリティビットデ
ータが除去された前記任意のビット数のシリアルデータ
中の１”のデータをカウントし、前記第１のカウンタと
同様にそのカウント値が奇数であるか偶数であるかによ
って異なるデータを出力する第２のカウントと、前記パ
リティビット発生回路から送られてきたパリティビット
付加シリアルデータがらパリティビットデータを検出す
るパリティビット検出回路と、前記第２のカウンタから
出力されるデータの値と前記パリティビット検出回路で
検出されたパリティビットデータの値とを照合する照合
回路とを有するパリティビット照合回路と、 を備えている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本実施例のパリティチェック回路を構成するパ
リティビット発生回路を、第２図は本実施例のパリティ
チェック回路を構成するパリティビット照合回路を示す
。

第１図のパリティビット発生回路は、カウンタ１とパリ
ティビット付加回路とから構成される。

カウンタ１は、パリティビットデータを発生する回路と
して使用され、任意のビット数のシリアルデータが入力
されると、ビット単位に１”のデータの時のみカウント
する。偶数パリティの場合は、任意のビット数の間に１
”のデータが奇数回検出されたら“１”、偶数回検出さ
れたら“０”のパリティビットデータを発生させる。奇
数パリティの場合は、任意のビット数の間に“１”のデ
ータが奇数回検出されたら“Ｏ”、偶数回検出されたら
“１”のパリティビットデータを発生させる。

パリティビット付加回路２は、シリアルデータと、カウ
ンタｌからのパリティビットデータと、パリティビット
タイミングとが入力される。ペリティビット付加回路は
、カウンタ１で発生したパリティビットデータを、任意
のパリティビットタイミングでシリアルデータ中に付加
する。

第２図のパリティビット照合回路は、パリティビット除
去回路３と、カウンタ４と、パリティビット検出回路５
と、照合回路６とから構成される。

パリティビット除去回路３は、パリティビットデータが
付加されて送られてきたシリアルデータからパリティビ
ットデータをパリティビットタイミングで除去する。

カウンタ４は、パリティビットデータが除去された任意
のビット数のシリアルデータが入力されると、パリティ
ビット発生回路のカウンタ１と同様に、ビット単位に“
１”のデータの時のみカウントする。偶数パリティの場
合は、任意のビット数の間に“１”のデータが奇数回検
出されたら“ｌ”、偶数回検出されたら“０”のデータ
を発生させる。奇数パリティの場合は、任意のビット数
の間に““１”のデータが奇数回検出されたら“０”、
偶数回検出されたら“ｌ”のデータを発生させる。

パリティビット検出回路５は、パリティビソトタイミン
グでシリアルデータからパリティビットデータを検出す
る。

照合回路６は、カウンタ３からの出力データの値と、パ
リティビット検出回路４からのパリティビットデータの
値とを照合し、一致しているときにはシリアルデータに
誤りなし、一致しないときはシリアルデータに誤りあり
と判定する。

次に、本実施例の動作を偶数パリティチェックの場合に
ついて説明する。

パリティビット発生回路では、任意のビット数のシリア
ルデータが入力されると、このシリアルデータはカウン
タ１およびパリティビット付加回路２にそれぞれ送られ
る。カウンタ１では、任意のビット数のシリアルデータ
の１”データをカウントし、奇数回カウントしたら、“
“１”のパリティビットデータを出力し、偶数回カウン
トしたら“０”のパリティビットデータを出力する。

パリティビット付加回路２には、カウンタ１からのパリ
ティビットデータをシリアルデータの任意の位置に付加
するためのパリティビットタイミングが入力されており
、このタイミングに基づいてシリアルデータにパリティ
ビットデータを付加して出力する。

パリティビット照合回路では、パリティビットデータが
付加された任意のビット数のシリアルデータを、パリテ
ィビット除去回路３およびパリティビット検出回路５に
入力する。

パリティビット除去回路３では、入力されるパリティビ
ットタイミングに基づいて、付加されているパリティビ
ットデータを除去し、カウンタ４に送る。

カウンタ４では、パリティビットデータが除去されたシ
リアルデータの“１”データをカウントし、奇数回カウ
ントしたら“１”のデータを出力し、偶数回カウントし
たら“０”のデータを出力する。データは、照合回路６
に送られる。

一方、パリティビット検出回路５では、入力されるパリ
ティビットタイミングによってシリアルデータからパリ
ティビットデータを検出し、照合回路６に送る。

照合回路６では、カウンタ４からのデータの値と、パリ
ティビット検出回路５で検出されたパリティビットデー
タの値とを照合し、一致していればデータに誤り無し、
一致していなければデータに誤り有りとして、チエツク
結果を出力する。

以上は、偶数パリティチェックについて説明したが、奇
数パリティチェックについても同様な動作で行うことが
できることは明らかである。

〔発明の効果〕

以上説明したように本発明は、ビット単位にパリティ検
出を行うことにより、任意のビット数のパリティチェッ
クを行うことが可能になる。また、シリアルデータでバ
リテイチヱソクを行うことができるので、従来のように
パラレルデータに変換する必要がなく、したがって回路
規模も小さくなるという効果がある。

【図面の簡単な説明】

第１図は本発明のパリティチェック回路のパリティビッ
ト発生回路のブロック図、 第２図は本発明のパリティチェック回路のパリティビッ
ト照合回路のブロック図である。 １．４・・・カウンタ ２・・・・・パリティビット付加回路 ３・・・・・パリティビット除去回路 ５・・・・・パリティビット検出回路 ６・・・・・照合回路 代理人　弁理士　　岩　佐　　義　幸

Claims (1)

【特許請求の範囲】
1. （１）入力される任意のビット数のシリアルデータ中の
   “１”のデータをカウントし、そのカウント値が奇数で
   あるか偶数であるかによって異なるパリテイビットデー
   タを出力する第１のカウンタと、この第１のカウンタよ
   り出力されるパリテイビットデータをシリアルデータの
   任意の位置に付加するパリテイビット付加回路とを有す
   るパリテイビット発生回路と、 前記パリテイビット発生回路から送られてきたパリテイ
   ビット付加シリアルデータからパリテイビットデータを
   除去するパリテイビット除去回路と、パリテイビットデ
   ータが除去された前記任意のビット数のシリアルデータ
   中の“１”のデータをカウントし、前記第１のカウンタ
   と同様にそのカウント値が奇数であるか偶数であるかに
   よって異なるデータを出力する第２のカウントと、前記
   パリテイビット発生回路から送られてきたパリテイビッ
   ト付加シリアルデータからパリテイビットデータを検出
   するパリテイビット検出回路と、前記第２のカウンタか
   ら出力されるデータの値と前記パリテイビット検出回路
   で検出されたパリテイビットデータの値とを照合する照
   合回路とを有するパリテイビット照合回路と、 を備えるパリテイチェック回路。