JPH02210579A - ディジタル情報の一致照合方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル情報の一致照合方法に関する。

（従来技術） ディジタル情報の一致照合回路は、ディジタル伝送の同
期用符号、暗号開始位置符号あるいは伝送制御に使用さ
れる制御符号の検出に不可欠なものである。

第４図は従来のディジタル情報の一致照合回路の構成の
一例を示し、１は入力データを記憶するシフトレジスタ
（ＳＦＲ，）で、２は照合用のディジタルデータを記憶
しているシフトレジスタ（ＳＦＲ，）である。３は排他
的論理和回路（以下ＥＸＯＲと略称する）で、シフトレ
ジスタ１と２をクロックＣＬＫ　１で同時にシフトさせ
ながら入力データと参照データの対応するピント毎の排
他的論理和を求め、このＥＸＯＲ２で検出された不一致
マ　　ト数を累積カウンタ（ＡＣＣ）４で計数する訃へ
層構成されている。５は切替回路（ＳＷ）で、データシ
フト用のクロックＣＬＫＩと累積カウンタ４を動作させ
るＣＬＫ２との切替えを行なう回路である。このような
構成において、例えば入力データをｒｌｌｏｏｏＪとし
、参照データをｒｏｌｌｏｏＪとした場合、対応すると
・７ト毎の排他的論理和を求めると、両データの対応す
るビットが異なる場合は「１」、一致した場合はｒＯＪ
となるから、ＥＸＯＲ２の出力はｒｌｏｌｏｏＪとなる
。したがって累積カウンタ４により不一致ビット数「２
」が計数される。

第５図は従来のディジタル情報の一致照合回路の他の構
成を示し、この場合は、シフトレジスタ１．２は照合ビ
ット数に等しいビット長ををする。

そして入力データおよび参照データのビット数に等しい
数のＥＸＯＲ２を備えており、これらＥＸＯＲ２により
シフトレジスタ１．２の各ビットの排他的論理和を求め
、その結果をシフトレジスタ（ＳＦＲ）６に直接記憶す
る。そしてこのシとを特徴とする。

また本発明では、入力データの照合ビット数が上記ＲＯ
Ｍアドレスのビット数よりも多い場合に、入力データと
参照データとの対応するビット毎の排他的論理和を求め
て上記ＲＯＭから不一致ビット数を読み出す処理を反復
するようにしたことを特徴とする。

（発明の効果） 本発明によれば、不一致ビット数を計数する累積カウン
タを必要としないため、その回路構成も簡単になり、か
つ処理が並列処理となって処理速度が向上する。またソ
フト処理上ではステップ数の減少になる利点がある。さ
らに、本発明では、入力データの参照ビット数がＲＯＭ
アドレスのビット数よりも多くなった場合、入力データ
と参照データとの排他的論理和を求めて上記ＲＯＭから
不一致ビット数を読み出す処理を反復するようにしてい
るから、ＲＯＭのアドレス空間を低減することができる
。

フトレジスタ６をシフトさせながら累積カウンタ４で不
一致ビット数を計数している。

ところで第４図および第５図に示すような従来の構成で
は、いずれも累積カウンタ４を必要としているため、直
列的な処理となり、処理速度に限界があった。特にこれ
らの処理をソフト処理する場合には、処理ステップ数が
増え、処理時間が増大する欠点があった。

（発明の目的） そこで本発明は、回路構成を簡単にすることができ、か
つ処理速度のきわめて迅速なディジタル情報の一致照合
方法を提供することを目的とする。

（発明の構成） 本発明は所定ビット数において許容数以下の不一致ビッ
ト数を含むすべての不一致パターンをアドレスとして、
各不一致パターンにおける不一致ビット数を予め書きこ
んだＲＯＭを用意し、入力データと参照データの対応す
るビット毎の排他的論理和を上記ＲＯＭにアドレスして
、このＲＯＭから上記不一致ピント数を読み出すように
したこ（実　施　例） 以下、本発明の実施例について、第１図〜第３図を参照
して説明する。

第１図は本発明の実施に適用されるディジタル情報の一
致照合回路の構成を示し、第５図の場合と同様に、シフ
トレジスタ１．２は照合ビット数に等しいビット長を有
し、かつ照合ビット数に等しい数のＥＸＯＲ３を備えて
いる。１０はＲＯＭであり、このＲＯＭｌ０には、許容
数以下の不一致ビットを含むすべての不一致パターンを
アドレスとして、各不一致パターンにおける不一致ビッ
ト数を予め書きこんである。

いま照合ビット長を５ビツトとすれば入力データを記憶
するシフトレジスタ１は５ビツトで構成され、これに伴
って参照データを記憶するシフトレジスタ２も５ビツト
で構成される。そして許容される不一致ビット数を２以
下とすれば、５ビツトの不一致パターン数は５Ｃｏ＋ｓ
Ｃ１＋５Ｃｚ＝　１６となり、ＲＯＭｌ０のアドレスは
第２図のＲＯＭテーブルに示すようになる。そしてＲＯ
Ｍｌ０には、その各不一致パターンの「１」の数、すな
わち不一致ビット数を書きこんである。そこで入力デー
タと参照データとのビット毎の排他的論理和を求めると
、両データの対応するビットが異なる場合は「１」、一
致する場合は「０」となるから、それをそのままＲＯＭ
ｌ０にアドレスし、ＲＯＭ１０の内容を読み出せばよい
。例えば入力データをｒｌｌＱＯＱＪとし、参照データ
を ｒｏｌｌｏｏＪとすると、第２図のＲＯＭアドレスがｒ
ｌｏｌｏｏＪ　　（番号■の状態）で、不一致ビット数
１２」が読み出される。

次に照合データのピント数がＲＯＭｌ０のアドレスのビ
ット数より多（なった場合は、上述の処理を反復すれば
よい。例えば照合データが１５ビツトの場合、第３図に
示すように、５ビツトずつの照合を３回反復すればよい
。すなわち、第３図において、１回目の入力データｒｏ
　Ｏ１１０Ｊと参照データｒｏ０１１１ｊの排他的論理
和を求めるとｒｏｏｏｏｌＪとなるから、この値をＲＯ
Ｍアドレスとして不一致ビット数を第２図のＲＯＭュミ
ュレータとレジスタの排他的論理和を求め、その結果を
メモリーのアドレスとして、不一致ビット数をＲＯＭか
ら読み出せばよい。

【図面の簡単な説明】

第１図は本発明の実施に適用されるディジタル情報の一
致照合回路を示すブロック図、第２図は本発明の実施に
用いられる、不一致パターンと不一致ビット数とを書き
こんだＲＯＭテーブル、第３図は本発明の実施において
入力データのビット数が多い場合の処理の説明図、第４
図および第５図は従来のディジタル情報の一致照合回路
の構成を示すブロック図である。 １．２・−シフトレジスタ ３−排他的論理和回路（ＥＸＯＲ） １０−ＲＯＭ

Claims (1)

1. 【特許請求の範囲】 １、入力データを参照データと照合して、両データの対
   応するビット毎の排他的論理和を求め、これにより両デ
   ータの不一致ビット数を検出するディジタル情報の一致
   照合方法において、 所定ビット数において許容数以下の不一致ビットを含む
   すべての不一致パターンをアドレスとして、各不一致パ
   ターンにおける不一致ビット数を予め書きこんだＲＯＭ
   を用意し、上記両データの対応するビット毎の排他的論
   理和を上記ＲＯＭのアドレスとして、このＲＯＭから上
   記不一致ビット数を読み出すようにしたことを特徴とす
   るディジタル情報の一致照合方法。 ２、上記入力データの照合ビット数が上記ＲＯＭアドレ
   スのビット数よりも多い場合に、上記両データの対応す
   るビット毎の排他的論理和を求めて上記ＲＯＭから上記
   不一致ビット数を読み出す処理を反復するようにしたこ
   とを特徴とする請求項１記載の方法。